絕緣體上硅cmos技術(shù)的單粒子瞬變和翻轉(zhuǎn)緩解的制作方法
【專利摘要】本發(fā)明涉及絕緣體上硅CMOS技術(shù)的單粒子瞬變和翻轉(zhuǎn)緩解。提供緩解絕緣體上硅（SOI）互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）集成電路中輻射引起的單粒子效應(yīng)（SEE）的電路和方法。由主邏輯門(mén)響應(yīng)輸入，生成主邏輯輸出。如果不存在SEE，由冗余邏輯門(mén)響應(yīng)輸入，生成冗余邏輯輸出，該冗余邏輯門(mén)復(fù)制主邏輯輸出。由交錯(cuò)C門(mén)生成交錯(cuò)C門(mén)輸出，該交錯(cuò)C門(mén)輸出在主邏輯輸出和冗余邏輯輸出匹配時(shí)模擬反相器輸出，并且在SEE過(guò)程中在主邏輯輸出和冗余邏輯輸出不匹配時(shí)不改變其輸出。
【專利說(shuō)明】絕緣體上硅CMOS技術(shù)的單粒子瞬變和翻轉(zhuǎn)緩解
[0001]發(fā)明背景
[0002]本公開(kāi)的實(shí)施方式總體上涉及容錯(cuò)超大規(guī)模集成電路(VLSI)設(shè)計(jì)。更具體地，本公開(kāi)的實(shí)施方式涉及單粒子瞬變(single event transients)和單粒子翻轉(zhuǎn)(singleevent upsets)的容錯(cuò)超大規(guī)模集成電路(VLSI)設(shè)計(jì)。
[0003]范艾倫帶(Van Allen belt)中獲取的福射粒子如宇宙射線和質(zhì)子以及來(lái)自太陽(yáng)粒子事件的粒子可導(dǎo)致集成電路(IC)的錯(cuò)誤。通常由輻射引起的兩種常見(jiàn)錯(cuò)誤類型是單粒子翻轉(zhuǎn)(SEU)和單粒子瞬變(SET)。SEU通常包括存儲(chǔ)電路上輻射粒子的電磁效應(yīng)引起的翻轉(zhuǎn)。存儲(chǔ)電路可包括，例如，靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)位單元、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)位單元、寄存器位、觸發(fā)或其他存儲(chǔ)電路。SET通常包括組合邏輯門(mén)中輻射粒子撞擊引起的電壓瞬變。組合邏輯門(mén)中的SET電壓瞬變可由存儲(chǔ)電路鎖存，從而導(dǎo)致SEU。
[0004]SEU可導(dǎo)致IC錯(cuò)誤的輸出或錯(cuò)誤的運(yùn)行。半導(dǎo)體制造商通常開(kāi)發(fā)特征尺寸逐漸減小的新型平版印刷工藝以提高電性能，減少I(mǎi)C面積和降低功率消耗。但是，采用先進(jìn)的小半導(dǎo)體工藝制造的IC由于IC中節(jié)點(diǎn)電容降低和工作電壓降低而對(duì)SET和SEU更加敏感。絕緣體上硅(SOI)的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)半導(dǎo)體工藝通常相對(duì)于體硅CMOS技術(shù)半導(dǎo)體工藝提供性能、面積和功率優(yōu)勢(shì)。
[0005]發(fā)明概述
[0006]提供緩解絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路中輻射引起的單粒子效應(yīng)(SEE)的電路和方法。由主邏輯門(mén)響應(yīng)輸入，生成主邏輯輸出。如果不存在SEE,由冗余邏輯門(mén)響應(yīng)輸入，生成冗余邏輯輸出，該冗余邏輯門(mén)復(fù)制主邏輯輸出。由交錯(cuò)C門(mén)生成交錯(cuò)C門(mén)輸出，該交錯(cuò)C門(mén)輸出在主邏輯輸出和冗余邏輯輸出匹配時(shí)模擬反相器輸出，并且在SEE過(guò)程中在主邏輯輸出和冗余邏輯輸出不匹配時(shí)不改變其輸出。
[0007]以這種方式，本公開(kāi)的實(shí)施方式為SOI CMOS技術(shù)提供SET和SEU緩解技術(shù)。邏輯單元，如靜態(tài)邏輯門(mén)、動(dòng)態(tài)邏輯門(mén)、靜態(tài)觸發(fā)、極快速動(dòng)態(tài)觸發(fā)和異步邏輯門(mén)，被復(fù)制并與C門(mén)交錯(cuò)。復(fù)制邏輯單元輸出供給C門(mén)輸入。C門(mén)不經(jīng)過(guò)邏輯門(mén)中的SET或SEU。邏輯單元和C門(mén)晶體管是交錯(cuò)的，以避免會(huì)使冗余度失效的多節(jié)點(diǎn)輻射事件。
[0008]在實(shí)施方式中，緩解絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路中輻射引起的單粒子效應(yīng)(SEE)的方法響應(yīng)輸入由主邏輯門(mén)生成主邏輯輸出。如果不存在SEE,方法進(jìn)一步由冗余邏輯門(mén)響應(yīng)輸入，生成冗余邏輯輸出，該冗余邏輯門(mén)復(fù)制主邏輯輸出。方法進(jìn)一步由交錯(cuò)C門(mén)輸出交錯(cuò)C門(mén)輸出，該交錯(cuò)C門(mén)輸出在主邏輯輸出和冗余邏輯輸出匹配時(shí)模擬反相器輸出，并且在SEE過(guò)程中在主邏輯輸出和冗余邏輯輸出不匹配時(shí)不改變其輸出。
[0009]在另一實(shí)施方式中，形成緩解輻射引起的單粒子效應(yīng)(SEE)的絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路的方法提供主邏輯門(mén)，其包括主邏輯輸出，主邏輯門(mén)響應(yīng)輸入，輸出主邏輯輸出。方法進(jìn)一步復(fù)制主邏輯門(mén)，以提供冗余邏輯門(mén)，該冗余邏輯門(mén)包括冗余邏輯輸出，如果不存在SEE，冗余邏輯門(mén)響應(yīng)輸入，輸出冗余邏輯輸出，其為主邏輯輸出的復(fù)制。方法進(jìn)一步將交錯(cuò)C門(mén)耦合于主邏輯輸出和冗余邏輯輸出，交錯(cuò)C門(mén)可操作以通過(guò)輸出交錯(cuò)C門(mén)輸出充當(dāng)表決器(voter)，該交錯(cuò)C門(mén)輸出在主邏輯輸出和冗余邏輯輸出匹配時(shí)模擬反相器輸出，并且在SEE過(guò)程中在主邏輯輸出和冗余邏輯輸出不匹配時(shí)不改變其輸出。
[0010]在進(jìn)一步的實(shí)施方式中，緩解輻射引起的單粒子效應(yīng)(SEE)的絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路包括主邏輯門(mén)、冗余邏輯門(mén)和交錯(cuò)C門(mén)。主邏輯門(mén)包括主邏輯輸出，主邏輯門(mén)響應(yīng)輸入，輸出主邏輯輸出。冗余邏輯門(mén)復(fù)制主邏輯門(mén)并包括冗余邏輯輸出，如果不存在SEE，冗余邏輯門(mén)響應(yīng)輸入，輸出冗余邏輯輸出，其為主邏輯輸出的復(fù)制。交錯(cuò)C門(mén)耦合于主邏輯輸出和冗余邏輯輸出，交錯(cuò)C門(mén)可操作以通過(guò)輸出交錯(cuò)C門(mén)輸出充當(dāng)表決器，該交錯(cuò)C門(mén)輸出在主邏輯輸出和冗余邏輯輸出匹配時(shí)模擬反相器輸出，并且在SEE過(guò)程中在主邏輯輸出和冗余邏輯輸出不匹配時(shí)不改變其輸出。
[0011]本概述的提供是為以簡(jiǎn)化形式介紹構(gòu)思選擇，該構(gòu)思選擇在下文詳述中得到進(jìn)一步描述。本概述不意圖確定請(qǐng)求保護(hù)主題的關(guān)鍵特征或必要特征，也不意圖用以確定請(qǐng)求保護(hù)主題的范圍。
[0012]附圖簡(jiǎn)述
[0013]通過(guò)參考詳述和權(quán)利要求在結(jié)合下列附圖考慮時(shí)可得到對(duì)本公開(kāi)的實(shí)施方式更充分的理解，其中貫穿附圖相同的參考編號(hào)表示相似的元件。附圖的提供是為了有助于對(duì)本公開(kāi)的理解，而非限制本公開(kāi)的寬度、范圍、規(guī)?；驊?yīng)用性。附圖不一定按比例制作。
[0014]圖1是根據(jù)本公開(kāi)實(shí)施方式的緩解輻射引起的單粒子效應(yīng)(SEE)的示例性抗SEE的與門(mén)電路的示例圖。
[0015]圖2是根據(jù)本公開(kāi)實(shí)施方式的被配置以緩解輻射引起的單粒子效應(yīng)(SEE)的圖1抗SEE與門(mén)電路的示例性抗SEE與門(mén)電路的VLSI版圖的示例圖。
[0016]圖3是根據(jù)本公開(kāi)實(shí)施方式的緩解輻射引起的單粒子效應(yīng)(SEE)的示例性抗SEE觸發(fā)電路的示例圖。
[0017]圖4是根據(jù)本公開(kāi)實(shí)施方式的被配置以緩解輻射引起的單粒子效應(yīng)(SEE)的圖3抗SEE觸發(fā)電路的示例性抗SEE觸發(fā)電路VLSI版圖的示例圖。
[0018]圖5是根據(jù)本公開(kāi)實(shí)施方式的緩解輻射引起的單粒子效應(yīng)(SEE)的示例性抗SEE異步組合邏輯電路的示例圖。
[0019]圖6是根據(jù)本公開(kāi)實(shí)施方式的被配置以緩解輻射引起的單粒子效應(yīng)(SEE)的圖5抗SEE異步組合邏輯電路的示例性抗SEE異步組合邏輯電路VLSI版圖的示例圖。
[0020]圖7是根據(jù)本公開(kāi)實(shí)施方式的形成緩解輻射引起的單粒子效應(yīng)(SEE)的絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路的示例性方法的示例圖。
[0021]圖8是根據(jù)本公開(kāi)實(shí)施方式的緩解絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路中輻射引起的單粒子效應(yīng)(SEE)的示例性方法的示例圖。
[0022]發(fā)明詳述
[0023]下文詳述實(shí)質(zhì)上是示例性的，并不意圖限制本公開(kāi)或本公開(kāi)的實(shí)施方式的應(yīng)用和用途。提供具體裝置、技術(shù)和應(yīng)用的描述僅作為實(shí)例。本文所述實(shí)例的改動(dòng)對(duì)于本領(lǐng)域技術(shù)人員而言將是顯而易見(jiàn)的，并且本文限定的一般原理可應(yīng)用于其他實(shí)例和應(yīng)用，而沒(méi)有脫離本公開(kāi)的精神和范圍。本公開(kāi)應(yīng)符合與權(quán)利要求一致的范圍，而不限于本文描述和顯示的實(shí)例。[0024]本公開(kāi)的實(shí)施方式在本文中可在功能和/或邏輯塊組件以及不同處理步驟方面進(jìn)行描述。應(yīng)當(dāng)理解，這種塊組件可通過(guò)任何數(shù)量的被配置以執(zhí)行特定功能的硬件、軟件和/或固件組件實(shí)現(xiàn)。為簡(jiǎn)化起見(jiàn)，本文所述系統(tǒng)涉及超大規(guī)模集成(VLSI)電路和電路設(shè)計(jì)、單粒子效應(yīng)、單粒子瞬變、單粒子翻轉(zhuǎn)、絕緣體上娃(SOI)技術(shù)、互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)、微電子學(xué)、電子電路、電子裝置及其他功能方面的常規(guī)技術(shù)和組件(以及系統(tǒng)各個(gè)工作組件)可不在本文中詳細(xì)描述。此外，本領(lǐng)域技術(shù)人員將理解，本公開(kāi)的實(shí)施方式可結(jié)合多種硬件和軟件實(shí)踐，以及本文所述實(shí)施方式僅是本公開(kāi)的實(shí)例實(shí)施方式。
[0025]本文在非限制性應(yīng)用的背景下描述本公開(kāi)的實(shí)施方式，即，絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)。但是，本公開(kāi)的實(shí)施方式不限于這種S0ICM0S應(yīng)用，并且本文所述技術(shù)還可用于其他應(yīng)用。例如，無(wú)限制地，實(shí)施方式可用于藍(lán)寶石上硅(SOS )或其他微電子技術(shù)。
[0026]在閱讀本說(shuō)明書(shū)后對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見(jiàn)的是，下文是示例，本公開(kāi)的實(shí)施方式不限于按照這些示例工作?？蓱?yīng)用其他實(shí)施方式，并且可進(jìn)行結(jié)構(gòu)改變，而沒(méi)有脫離本公開(kāi)示例性實(shí)施方式的范圍。
[0027]圖1是根據(jù)本公開(kāi)實(shí)施方式的緩解輻射引起的單粒子效應(yīng)(SEE)的示例性抗SEE與(AND)門(mén)電路100的示例圖?？筍EE與門(mén)電路100包括主邏輯門(mén)102、冗余邏輯門(mén)104和交錯(cuò)C門(mén)106。
[0028]主邏輯門(mén)102包括主邏輯輸出122，并且響應(yīng)輸入A126和B128，輸出主邏輯輸出122。在圖1的實(shí)施方式中，主邏輯門(mén)102包括組合邏輯門(mén)，該組合邏輯門(mén)包括與非(NAND)門(mén)。
[0029]冗余邏輯門(mén)104復(fù)制主邏輯門(mén)102，并且包括冗余邏輯輸出124。如果不存在SEE，冗余邏輯門(mén)104響應(yīng)輸入A126和B128，輸出冗余邏輯輸出124，其為主邏輯輸出122的復(fù)制。在圖1的實(shí)施方式中，主邏輯門(mén)102包括與非門(mén)II，因此冗余邏輯門(mén)104也包括與非門(mén)10。
[0030]交錯(cuò)C門(mén)106耦合于主邏輯輸出122和冗余邏輯輸出124。交錯(cuò)C門(mén)106可操作以通過(guò)輸出交錯(cuò)C門(mén)輸出Y130充當(dāng)表決器(例如，表決電路)，該交錯(cuò)C門(mén)輸出Y130在主邏輯輸出122和冗余邏輯輸出124匹配時(shí)模擬反相輸出。交錯(cuò)C門(mén)106在SEE過(guò)程中在主邏輯輸出122和冗余邏輯輸出124不匹配時(shí)不改變交錯(cuò)C門(mén)輸出Y130。交錯(cuò)C門(mén)106包括耦合于主邏輯輸出122的第一互補(bǔ)(complimentary)表決子電路108和I禹合于冗余邏輯輸出124的第二互補(bǔ)表決子電路110。在圖1的實(shí)施方式中，第一互補(bǔ)表決子電路108包括PMOS晶體管TO和NMOS晶體管Tl，并且第二互補(bǔ)表決子電路110包括PMOS晶體管T3和NMOS晶體管T2。VDD可包括，例如但不受限制，0V、3V、5V電壓或適于微電子學(xué)的其他電壓。VSS可包括，例如但不受限制，0V、-3V、-5V電壓或適于微電子學(xué)的其他電壓。
[0031]主邏輯門(mén)102、冗余邏輯門(mén)104和交錯(cuò)C門(mén)106被配置以間隔至少引起SEE的輻射事件的直徑。因此，主邏輯門(mén)102、冗余邏輯門(mén)104、第一互補(bǔ)表決子電路108和第二互補(bǔ)表決子電路110在VLSI處理步驟過(guò)程中被布置，以最小化SEE。
[0032]圖2是根據(jù)本公開(kāi)實(shí)施方式的被配置以緩解輻射引起的單粒子效應(yīng)(SEE)的圖1抗SEE與門(mén)電路的示例性抗SEE與門(mén)電路VLSI版圖200的示例圖?？筍EE與門(mén)電路VLSI版圖200包括主邏輯門(mén)版圖202、冗余邏輯門(mén)版圖204、第一互補(bǔ)表決子電路版圖208和第二互補(bǔ)表決子電路版圖210。
[0033]主邏輯門(mén)版圖202包括主邏輯門(mén)102的VLSI版圖。輸入A212和B214相應(yīng)于圖1中的輸入A126和B128，并且交錯(cuò)C門(mén)輸出Y216相應(yīng)于交錯(cuò)C門(mén)輸出Y130。冗余邏輯門(mén)版圖204包括冗余邏輯門(mén)104的VLSI版圖。交錯(cuò)C門(mén)106在VLSI版圖中被分開(kāi)，以提供差異性和防止SEE。交錯(cuò)C門(mén)106的第一互補(bǔ)表決子電路108被布置為第一互補(bǔ)表決子電路版圖208。第二互補(bǔ)表決子電路110被布置為第二互補(bǔ)表決子電路版圖210。主邏輯門(mén)版圖202、冗余邏輯門(mén)版圖204、第一互補(bǔ)表決子電路版圖208和第二互補(bǔ)表決子電路版圖210被配置以間隔至少引起SEE的輻射事件的直徑。
[0034]例如，空間間隔可包括至少0.5微米，以避免SEE影響兩個(gè)晶體管位點(diǎn)。在圖2所示的示例中，主邏輯門(mén)版圖202與冗余邏輯門(mén)版圖204間隔，例如但不受限制，1.3微米。在圖2所示的示例中，第一互補(bǔ)表決子電路版圖208與第二互補(bǔ)表決子電路版圖210間隔，例如但不受限制，1.57微米。
[0035]圖3是根據(jù)本公開(kāi)實(shí)施方式的緩解輻射引起的單粒子效應(yīng)(SEE)的示例性抗SEE觸發(fā)電路300的示例圖?？筍EE觸發(fā)電路300包括主邏輯門(mén)302、冗余邏輯門(mén)304、交錯(cuò)C門(mén)306和硬化保持單元312。
[0036]主邏輯門(mén)302包括主邏輯輸出322，并且響應(yīng)輸入A326和B328，輸出主邏輯輸出322。在圖3實(shí)施方式中，主邏輯門(mén)302包括時(shí)序邏輯門(mén)，該時(shí)序邏輯門(mén)包括觸發(fā)電路。
[0037]冗余邏輯門(mén)304復(fù)制時(shí)序邏輯門(mén)，并且包括冗余邏輯輸出324。如果不存在SEE，冗余邏輯門(mén)304響應(yīng)輸入A326和B328，輸出冗余邏輯輸出324，其為主邏輯輸出322的復(fù)制。在圖3的實(shí)施方式中，主邏輯門(mén)302包括觸發(fā)電路，因此冗余邏輯門(mén)304也包括觸發(fā)電路。
[0038]交錯(cuò)C門(mén)306耦合于主邏輯輸出322和冗余邏輯輸出324。交錯(cuò)C門(mén)306可操作以通過(guò)輸出交錯(cuò)C門(mén)輸出Y330充當(dāng)表決器(例如，表決電路)，該交錯(cuò)C門(mén)輸出Y330在主邏輯輸出322和冗余邏輯輸出324匹配時(shí)模擬反相器輸出。交錯(cuò)C門(mén)306在SEE過(guò)程中和SEE后在主邏輯輸出322和冗余邏輯輸出324不匹配時(shí)不改變交錯(cuò)C門(mén)輸出Y330。交錯(cuò)C門(mén)306包括I禹合于主邏輯輸出322的第一互補(bǔ)表決子電路308和I禹合于冗余邏輯輸出324的第二互補(bǔ)表決子電路310。
[0039]硬化保持單元312耦合于交錯(cuò)C門(mén)306的交錯(cuò)C門(mén)輸出Y330，并且保持交錯(cuò)C門(mén)輸出Y330。當(dāng)交錯(cuò)C門(mén)306處于高阻抗?fàn)顟B(tài)的時(shí)間長(zhǎng)于其可保持其自身的值時(shí)，硬化保持單元312保持交錯(cuò)C門(mén)輸出Y330。硬化保持單元312包括兩個(gè)硬化互補(bǔ)保持子電路的組，該硬化互補(bǔ)保持子電路交錯(cuò)以提供空間間隔。第一硬化保持子電路314和第二硬化保持子電路316交錯(cuò)，以提供空間間隔，并一起構(gòu)成兩組兩個(gè)串聯(lián)PMOS晶體管和兩組兩個(gè)串聯(lián)NMOS晶體管，該兩組兩個(gè)串聯(lián)PMOS晶體管和兩組兩個(gè)串聯(lián)NMOS晶體管交錯(cuò)，以提供空間間隔。
[0040]主邏輯門(mén)302、冗余邏輯門(mén)304和交錯(cuò)C門(mén)306以及硬化保持單元312被配置以間隔至少引起SEE的輻射事件的直徑。因此，主邏輯門(mén)302、冗余邏輯門(mén)304、第一互補(bǔ)表決子電路308、第二互補(bǔ)表決子電路310和硬化保持單元312在VLSI處理步驟中被布置，以最小化 SEE。
[0041]圖4是根據(jù)本公開(kāi)實(shí)施方式的被配置以緩解輻射引起的單粒子效應(yīng)(SEE)的圖3所示抗SEE觸發(fā)電路的示例性抗SEE觸發(fā)電路VLSI版圖400的示例圖?？筍EE觸發(fā)電路VLSI版圖400包括主邏輯門(mén)版圖402、冗余邏輯門(mén)版圖404、第一互補(bǔ)表決子電路版圖408、第二互補(bǔ)表決子電路版圖410、第一硬化保持子電路版圖414和第二硬化保持子電路版圖416。
[0042]主邏輯門(mén)布局402包括主邏輯門(mén)302的VLSI版圖。冗余邏輯門(mén)版圖404包括冗余邏輯門(mén)304的VLSI版圖。交錯(cuò)C門(mén)306在VLSI版圖中被分開(kāi)，以提供差異性和防止SEE。交錯(cuò)C門(mén)306的第一互補(bǔ)表決子電路308被布置為第一互補(bǔ)表決子電路版圖408。交錯(cuò)C門(mén)306的第二互補(bǔ)表決子電路310被布置為第二互補(bǔ)表決子電路版圖410。
[0043]硬化保持單元312在VLSI版圖中被分開(kāi)，以提供差異性和防止SEE。硬化保持單元312的第一硬化保持子電路314被布置為第一硬化保持子電路版圖414。硬化保持單元312的第二硬化保持子電路316被布置為第二硬化保持子電路版圖416。
[0044]主邏輯門(mén)版圖402、冗余邏輯門(mén)版圖404、第一互補(bǔ)表決子電路版圖408、第二互補(bǔ)表決子電路版圖410、第一硬化保持子電路版圖414和第二硬化保持子電路版圖416被配置以間隔至少引起SEE的輻射事件的直徑。例如，空間間隔可包括至少0.5微米，以避免SEE影響兩個(gè)晶體管位點(diǎn)。在圖4所示的示例中，主邏輯門(mén)版圖402與冗余邏輯門(mén)版圖404間隔，例如但不受限制，3.8微米。在圖4所示的示例中，第一互補(bǔ)表決子電路版圖408與第二互補(bǔ)表決子電路版圖410間隔，例如但不受限制，4.37微米。在圖4所示的示例中，第一硬化保持子電路版圖414與第二硬化保持子電路版圖416間隔，例如但不受限制，2.66微米。
[0045]圖5是根據(jù)本公開(kāi)實(shí)施方式的緩解輻射引起的單粒子效應(yīng)(SEE)的示例性抗SEE異步組合邏輯電路500的示例圖。抗SEE異步組合邏輯電路500包括主邏輯門(mén)502、冗余邏輯門(mén)504和交錯(cuò)C門(mén)506。
[0046]主邏輯門(mén)502包括主要邏輯輸出522，并且響應(yīng)輸入A526和B528，輸出主邏輯輸出522。在圖5的實(shí)施方式中，主邏輯門(mén)502包括異步組合邏輯門(mén)。異步組合邏輯門(mén)可包括，例如但不受限制，半定時(shí)電路或其他異步邏輯。主邏輯門(mén)502可進(jìn)一步響應(yīng)異步控制信號(hào)Z進(jìn)行工作。
[0047]冗余邏輯門(mén)504復(fù)制組合邏輯門(mén)，并且包括冗余邏輯輸出524。如果不存在SEE，冗余邏輯門(mén)504響應(yīng)輸入A526和B528，輸出冗余邏輯輸出524，其為主邏輯輸出522的復(fù)制。在圖5的實(shí)施方式中，主邏輯門(mén)502包括異步組合邏輯門(mén)，因此冗余邏輯門(mén)504也包括異步組合邏輯門(mén)。冗余邏輯門(mén)504可進(jìn)一步響應(yīng)異步控制信號(hào)Zl進(jìn)行工作。
[0048]交錯(cuò)C門(mén)506耦合于主邏輯輸出522和冗余邏輯輸出524。交錯(cuò)C門(mén)506可操作以通過(guò)輸出交錯(cuò)C門(mén)輸出Y530充當(dāng)表決器(例如，表決電路)，該交錯(cuò)C門(mén)輸出Y530在主邏輯輸出522和冗余邏輯輸出524匹配時(shí)模擬反相器輸出。交錯(cuò)C門(mén)506在SEE過(guò)程中和SEE后在主邏輯輸出522和冗余邏輯輸出524不匹配時(shí)不改變交錯(cuò)C門(mén)輸出Y530。交錯(cuò)C門(mén)506包括I禹合于主邏輯輸出522的第一互補(bǔ)表決子電路508和I禹合于冗余邏輯輸出524的第二互補(bǔ)表決子電路510。
[0049]主邏輯門(mén)502、冗余邏輯門(mén)504和交錯(cuò)C門(mén)506被配置以間隔至少引起SEE的輻射事件的直徑。因此，主邏輯門(mén)502、冗余邏輯門(mén)504、第一互補(bǔ)表決子電路508和第二互補(bǔ)表決子電路510在VLSI處理步驟中被布置，以最小化SEE。
[0050]圖6是根據(jù)本公開(kāi)實(shí)施方式的被配置以緩解輻射引起的單粒子效應(yīng)(SEE)的圖5所示抗SEE異步組合邏輯電路的示例性抗SEE異步組合邏輯電路VLSI版圖600的示例圖。抗SEE異步組合邏輯門(mén)電路VLSI版圖600包括主邏輯門(mén)版圖602、冗余邏輯門(mén)版圖604、第一互補(bǔ)表決子電路版圖608和第二互補(bǔ)表決子電路版圖610。
[0051]主邏輯門(mén)版圖602包括主邏輯門(mén)502的VLSI版圖。輸入A612和B614相應(yīng)于輸入A526和B528，并且交錯(cuò)C門(mén)輸出Y616相應(yīng)于交錯(cuò)C門(mén)輸出Y530。冗余邏輯門(mén)版圖604包括冗余邏輯門(mén)504的VLSI版圖。交錯(cuò)C門(mén)506在VLSI版圖中被分開(kāi)，以提供差異性和防止SEE。交錯(cuò)C門(mén)506的第一互補(bǔ)表決子電路508被布置為第一互補(bǔ)表決子電路版圖608。交錯(cuò)C門(mén)506的第二互補(bǔ)表決子電路510被布置為第二互補(bǔ)表決子電路版圖610。主邏輯門(mén)版圖602、冗余邏輯門(mén)布局604、第一互補(bǔ)表決子電路版圖608和第二互補(bǔ)表決子電路版圖610被配置以間隔至少引起SEE的輻射事件的直徑。例如，空間間隔可包括至少0.5微米，以避免SEE影響兩個(gè)晶體管位點(diǎn)。在圖6所示的實(shí)例中，主邏輯門(mén)版圖602與冗余邏輯門(mén)版圖604間隔，例如但不受限制，2.47微米。在圖6所示的實(shí)例中，第一互補(bǔ)表決子電路版圖608與第二互補(bǔ)表決子電路版圖610間隔，例如但不受限制，2.28微米。
[0052]圖7是根據(jù)本公開(kāi)實(shí)施方式的形成緩解輻射引起的單粒子效應(yīng)(SEE)的絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路的示例性方法的示例圖。關(guān)于方法700進(jìn)行的多種任務(wù)可通過(guò)軟件、硬件、固件、計(jì)算機(jī)可讀軟件、計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)或其任意組合機(jī)械地進(jìn)行。出于示例目的，下文對(duì)方法700的描述可涉及上文關(guān)于圖1-6提及的元件。在一些實(shí)施方式中，方法700的各部分可通過(guò)電路100-600的不同元件進(jìn)行，諸如:主邏輯門(mén)502、冗余邏輯門(mén)504、交錯(cuò)C門(mén)506、主邏輯門(mén)302、冗余邏輯門(mén)304、交錯(cuò)C門(mén)306、硬化保持單元312等。應(yīng)當(dāng)理解，方法700可包括任何數(shù)量的另外的或替換的任務(wù)，圖7所示的任務(wù)無(wú)需以示例的順序進(jìn)行，并且方法700可并入到具有本文未詳細(xì)述及的另外功能的更全面的程序或方法中。
[0053]方法700可通過(guò)形成主邏輯門(mén)如主邏輯門(mén)102/302/502而開(kāi)始，該主邏輯門(mén)包括主邏輯輸出，如主邏輯輸出122/322/522，主邏輯門(mén)102/302/502響應(yīng)輸入如輸入A126/212/326/526/612 和 B128/214/328/528/614，輸出主邏輯輸出 122/322/522 (任務(wù)702)。主邏輯門(mén)102/302/502可包括，例如但不受限制，組合邏輯門(mén)、異步邏輯門(mén)、時(shí)序邏輯門(mén)或其他邏輯門(mén)。
[0054]方法700可通過(guò)復(fù)制主邏輯門(mén)102/302/502而繼續(xù)，以提供冗余邏輯門(mén)如冗余邏輯門(mén)104/304/504，該冗余邏輯門(mén)包括冗余邏輯輸出，如冗余邏輯輸出124/324/524，如果不存在SEE，冗余邏輯門(mén)104/304/504響應(yīng)輸入，輸出冗余邏輯輸出124/324/524，其為主邏輯輸出122/322/522的復(fù)制(任務(wù)704)。
[0055]方法700可通過(guò)將交錯(cuò)C門(mén)如交錯(cuò)C門(mén)106/306/506耦合于主邏輯輸出122/322/522和冗余邏輯輸出124/324/524而繼續(xù)，交錯(cuò)C門(mén)106/306/506可操作以通過(guò)輸出交錯(cuò)C門(mén)輸出如交錯(cuò)C門(mén)輸出Y130/216/330/530/616充當(dāng)表決器(例如，表決電路)，該交錯(cuò)C門(mén)輸出在主邏輯輸出122/322/522和冗余邏輯輸出124/324/524匹配時(shí)模擬反相器輸出，并且在SEE過(guò)程中在主邏輯輸出和冗余邏輯輸出不匹配時(shí)不改變輸出(任務(wù)706)。
[0056]方法700可通過(guò)將主邏輯門(mén)102/302/502、冗余邏輯門(mén)104/304/504和交錯(cuò)C門(mén)106/306/506配置成間隔至少引起SEE的輻射事件的直徑而繼續(xù)(任務(wù)708)。
[0057]方法700可通過(guò)形成硬化保持單元而繼續(xù)，該硬化保持單元可操作以保持交錯(cuò)C門(mén)106/306/506的交錯(cuò)C門(mén)輸出Y130/216/330/530/616，硬化保持單元包括兩個(gè)硬化互補(bǔ)保持子電路的組，該硬化互補(bǔ)保持子電路交錯(cuò)以提供空間間隔，并且一起包括兩組兩個(gè)串聯(lián)PMOS晶體管和兩組兩個(gè)串聯(lián)NMOS晶體管(任務(wù)710)。
[0058]圖8是根據(jù)本公開(kāi)實(shí)施方式的緩解絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路中輻射引起的單粒子效應(yīng)(SEE)的示例性方法的示例圖。關(guān)于方法800進(jìn)行的不同任務(wù)可通過(guò)軟件、硬件、固件、計(jì)算機(jī)可讀軟件、計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)或其任意組合機(jī)械地進(jìn)行。出于示例目的，下文對(duì)方法800的描述可涉及上文關(guān)于圖1-6提及的元件。在一些實(shí)施方式中，方法800的各部分可通過(guò)電路100-600的不同元件進(jìn)行，諸如:主邏輯門(mén)502、冗余邏輯門(mén)504、交錯(cuò)C門(mén)506、主邏輯門(mén)302、冗余邏輯門(mén)304、交錯(cuò)C門(mén)306、硬化保持單元312等。應(yīng)當(dāng)理解,方法800可包括任何數(shù)量的另外的或替換的任務(wù)，圖8所示任務(wù)無(wú)需以示例的順序進(jìn)行，并且方法800可并入到具有本文未詳細(xì)述及的另外功能的更全面的程序或方法中。
[0059]方法800可通過(guò)如下而開(kāi)始:由主邏輯門(mén)如主邏輯門(mén)102/302/502響應(yīng)輸入如輸入A126/212/326/526/612和B128/214/328/528/614，生成主邏輯輸出，如主邏輯輸出122/322/522 (任務(wù) 802)。
[0060]方法800可通過(guò)如下繼續(xù):如果不存在SEE，由冗余邏輯門(mén)如冗余邏輯門(mén)104/304/504響應(yīng)輸入，生成冗余邏輯輸出如冗余邏輯輸出124/324/524，該冗余邏輯門(mén)104/304/504 復(fù)制主邏輯輸出 122/322/522 (任務(wù) 804)。
[0061]方法800可通過(guò)如下繼續(xù):由交錯(cuò)C門(mén)如交錯(cuò)C門(mén)106/306/506輸出交錯(cuò)C門(mén)輸出如交錯(cuò)C門(mén)輸出Y130/216/330/530/616，該交錯(cuò)C門(mén)輸出在主邏輯輸出122/322/522和冗余邏輯輸出124/324/524匹配時(shí)模擬反相器輸出，并且在SEE過(guò)程中在主邏輯輸出122/322/522和冗余邏輯輸出124/324/524不匹配時(shí)不改變輸出(任務(wù)806)。
[0062]方法800可通過(guò)如下繼續(xù):利用硬化保持單元保持交錯(cuò)C門(mén)106/306/506的交錯(cuò)C門(mén)輸出Y130/216/330/530/616，該硬化保持單元包括兩個(gè)硬化互補(bǔ)保持子電路的組，這兩個(gè)硬化互補(bǔ)保持子電路交錯(cuò)以提供空間間隔，并且一起包括兩組兩個(gè)串聯(lián)PMOS晶體管和兩組兩個(gè)串聯(lián)NMOS晶體管(任務(wù)808)。
[0063]以這種方式，本公開(kāi)的實(shí)施方式為SOI CMOS技術(shù)提供SET和SEU緩解技術(shù)。邏輯單元，如靜態(tài)組合邏輯門(mén)、動(dòng)態(tài)組合邏輯門(mén)、靜態(tài)觸發(fā)器、極快速動(dòng)態(tài)觸發(fā)器和異步邏輯門(mén)，被復(fù)制并且與C門(mén)交錯(cuò)。復(fù)制的邏輯單元輸出供給C門(mén)輸入。C門(mén)不經(jīng)過(guò)邏輯門(mén)中的SET或SEU。邏輯單元和C門(mén)晶體管交錯(cuò)，以避免使冗余度失效的多節(jié)點(diǎn)事件。
[0064]在又一實(shí)施方式中:
[0065]根據(jù)本公開(kāi)方面，提供緩解絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路中輻射引起的單粒子效應(yīng)(SEE)的方法，方法包括:
[0066]由主邏輯門(mén)響應(yīng)輸入,生成主邏輯輸出；
[0067]如果不存在SEE，由冗余邏輯門(mén)響應(yīng)輸入，生成冗余邏輯輸出，該冗余邏輯門(mén)復(fù)制主邏輯輸出；和
[0068]由交錯(cuò)C門(mén)輸出交錯(cuò)C門(mén)輸出，該交錯(cuò)C門(mén)輸出在主邏輯輸出匹配冗余邏輯輸出時(shí)模擬反相器輸出，并且在SEE過(guò)程中在主邏輯輸出和冗余邏輯輸出不匹配時(shí)不改變輸出。
[0069]有利地，SEE包括如下其中一種:單粒子翻轉(zhuǎn)(SEU)和單粒子瞬變(SET)。[0070]有利地，主邏輯門(mén)、冗余邏輯門(mén)和交錯(cuò)C門(mén)間隔至少引起SEE的輻射事件的直徑。
[0071]有利地，交錯(cuò)C門(mén)包括:
[0072]串聯(lián)PMOS晶體管的組；
[0073]串聯(lián)NMOS晶體管的組；和
[0074]多個(gè)輸入，每個(gè)耦合于串聯(lián)PMOS晶體管組中的一個(gè)和串聯(lián)NMOS晶體管組中的一個(gè)，其中主邏輯門(mén)、冗余邏輯門(mén)、串聯(lián)PMOS晶體管和串聯(lián)NMOS晶體管交錯(cuò)，以提供空間間隔。
[0075]優(yōu)選地，空間間隔包括至少0.5微米，以避免SEE影響兩個(gè)晶體管位點(diǎn)。
[0076]有利地，緩解絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路中輻射引起的單粒子效應(yīng)(SEE)的方法進(jìn)一步包括利用硬化保持單元保持交錯(cuò)C門(mén)的交錯(cuò)C門(mén)輸出，該硬化保持單元包括兩個(gè)硬化互補(bǔ)保持子電路的組，該兩個(gè)硬化互補(bǔ)保持子電路交錯(cuò)以提供空間間隔，并且一起包括兩組兩個(gè)串聯(lián)PMOS晶體管和兩組兩個(gè)串聯(lián)NMOS晶體管。
[0077]有利地，主邏輯門(mén)包括如下其中一種:組合邏輯門(mén)、異步邏輯門(mén)和時(shí)序邏輯門(mén)。
[0078]根據(jù)本公開(kāi)進(jìn)一步方面，提供形成緩解輻射引起的單粒子效應(yīng)(SEE)的絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路的方法，方法包括:
[0079]形成主邏輯門(mén)，該主邏輯門(mén)包括主邏輯輸出，主邏輯門(mén)響應(yīng)輸入，輸出主邏輯輸出；
[0080]復(fù)制主邏輯門(mén)，以提供冗余邏輯門(mén)，該冗余邏輯門(mén)包括冗余邏輯輸出，如果不存在SEE,冗余邏輯門(mén)響應(yīng)輸入，輸出冗余邏輯輸出，該冗余邏輯輸出為主邏輯輸出的復(fù)制；和
[0081]將交錯(cuò)C門(mén)耦合于主邏輯輸出和冗余邏輯輸出，交錯(cuò)C門(mén)可操作以通過(guò)輸出交錯(cuò)C門(mén)輸出充當(dāng)表決器，該交錯(cuò)C門(mén)輸出在主邏輯輸出匹配冗余邏輯輸出時(shí)模擬反相器輸出，并且在SEE過(guò)程中在主邏輯輸出和冗余邏輯輸出不匹配時(shí)不改變輸出。
[0082]有利地，SEE包括如下其中一種:單粒子翻轉(zhuǎn)(SEU)和單粒子瞬變(SET)。
[0083]有利地，形成緩解輻射引起的單粒子效應(yīng)(SEE)的絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路的方法進(jìn)一步包括配置主邏輯門(mén)、冗余邏輯門(mén)和交錯(cuò)C門(mén)以間隔至少引起SEE的輻射事件的直徑。
[0084]有利地，交錯(cuò)C門(mén)包括:
[0085]串聯(lián)PMOS晶體管的組；
[0086]串聯(lián)NMOS晶體管的組；和
[0087]多個(gè)輸入，每個(gè)耦合于串聯(lián)PMOS晶體管組中的一個(gè)和串聯(lián)NMOS晶體管組中的一個(gè)，其中主邏輯門(mén)、冗余邏輯門(mén)、串聯(lián)PMOS晶體管和串聯(lián)NMOS晶體管交錯(cuò)，以提供空間間隔。
[0088]有利地，空間間隔包括至少0.5微米，以避免SEE影響兩個(gè)晶體管位點(diǎn)。
[0089]有利地，形成緩解輻射引起的單粒子效應(yīng)(SEE)的絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路的方法進(jìn)一步包括形成保持交錯(cuò)C門(mén)的交錯(cuò)C門(mén)輸出的硬化保持單元，該硬化保持單元包括兩個(gè)硬化互補(bǔ)保持子電路的組，該兩個(gè)硬化互補(bǔ)保持子電路交錯(cuò)以提供空間間隔，并且一起包括兩組兩個(gè)串聯(lián)PMOS晶體管和兩組兩個(gè)串聯(lián)NMOS晶體管。
[0090]有利地，主邏輯門(mén)包括如下其中一種:組合邏輯門(mén)、異步邏輯門(mén)和時(shí)序邏輯門(mén)。[0091]根據(jù)本公開(kāi)再進(jìn)一步方面，提供緩解輻射引起的單粒子效應(yīng)(SEE)的絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路，其包括:
[0092]主邏輯門(mén)，該主邏輯門(mén)包括主邏輯輸出，主邏輯門(mén)響應(yīng)輸入，輸出主邏輯輸出；
[0093]冗余邏輯門(mén)，該冗余邏輯門(mén)復(fù)制主邏輯門(mén)，并且包括冗余邏輯輸出，如果不存在SEE,冗余邏輯門(mén)響應(yīng)輸入，輸出冗余邏輯輸出，該冗余邏輯輸出為主邏輯輸出的復(fù)制；和
[0094]交錯(cuò)C門(mén)，該交錯(cuò)C門(mén)耦合于主邏輯輸出和冗余邏輯輸出，交錯(cuò)C門(mén)可操作以通過(guò)通過(guò)輸出交錯(cuò)C門(mén)輸出充當(dāng)表決器，該交錯(cuò)C門(mén)輸出在主邏輯輸出匹配冗余邏輯輸出時(shí)模擬反相器輸出，并且在SEE過(guò)程中在主邏輯輸出和冗余邏輯輸出不匹配時(shí)不改變輸出。
[0095]有利地，主邏輯門(mén)、冗余邏輯門(mén)和交錯(cuò)C門(mén)間隔至少引起SEE的輻射事件的直徑。
[0096]有利地，主邏輯門(mén)包括如下其中一種:組合邏輯門(mén)、異步邏輯門(mén)和時(shí)序邏輯門(mén)。
[0097]有利地，交錯(cuò)C門(mén)包括:
[0098]串聯(lián)PMOS晶體管的組；
[0099]串聯(lián)NMOS晶體管的組；和
[0100]多個(gè)輸入，每個(gè)耦合于串聯(lián)PMOS晶體管組中的一個(gè)和串聯(lián)NMOS晶體管組中的一個(gè)，其中主邏輯門(mén)、冗余邏輯門(mén)、串聯(lián)PMOS晶體管和串聯(lián)NMOS晶體管交錯(cuò)，以提供空間間隔。
[0101]優(yōu)選地，空間間隔包括至少0.5微米，以避免SEE影響兩個(gè)晶體管位點(diǎn)。
[0102]有利地，緩解輻射引起的單粒子效應(yīng)(SEE)的絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路進(jìn)一步包括保持交錯(cuò)C門(mén)的交錯(cuò)C門(mén)輸出的硬化保持單元，硬化保持單元包括兩個(gè)硬化互補(bǔ)保持子電路的組，該兩個(gè)硬化互補(bǔ)保持子電路交錯(cuò)以提供空間間隔，并且一起包括兩組兩個(gè)串聯(lián)PMOS晶體管和兩組兩個(gè)串聯(lián)匪OS晶體管。
[0103]本文所用的術(shù)語(yǔ)和短語(yǔ)及其變形，除非另外明確表述，應(yīng)被解釋為開(kāi)放性的而非限制性的。作為前述的實(shí)例:術(shù)語(yǔ)“包括”應(yīng)被認(rèn)為表示“不受限制地包括”或類似意思；術(shù)語(yǔ)“實(shí)例”用于提供討論項(xiàng)目的示例性個(gè)例，并非是對(duì)其窮盡或限制性的列舉；和形容詞如“常規(guī)的”、“傳統(tǒng)的”、“正常的”、“標(biāo)準(zhǔn)的”、“已知的”和類似含義的術(shù)語(yǔ)不應(yīng)被解釋為將所述項(xiàng)目限定于給定時(shí)期或可用于給定時(shí)間的項(xiàng)目，相反應(yīng)被認(rèn)為包括現(xiàn)在或?qū)?lái)任何時(shí)間可用或已知的常規(guī)的、傳統(tǒng)的、正常的或標(biāo)準(zhǔn)的技術(shù)。
[0104]同樣，除非另外明確描述，用連接詞“和”連接的項(xiàng)目組不應(yīng)被認(rèn)為要求這些項(xiàng)目中的每一個(gè)均存在于分組中，相反應(yīng)被認(rèn)為是“和/或”。類似地，除非另外明確描述，用連接詞“或”連接的項(xiàng)目組不應(yīng)被認(rèn)為要求組中相互排他，相反也應(yīng)被認(rèn)為是“和/或”。另夕卜，雖然可以單數(shù)形式描述或請(qǐng)求保護(hù)本公開(kāi)的項(xiàng)目、元件或組件，但考慮復(fù)數(shù)形式在其范圍內(nèi)，除非明確表述單數(shù)限定。一些實(shí)例中擴(kuò)展用詞和短語(yǔ)如“一個(gè)或多個(gè)”、“至少”、“但不限于”或其他類似短語(yǔ)的存在不應(yīng)被認(rèn)為表示，在這些擴(kuò)展短語(yǔ)可不存在的情況下意圖或要求較窄的情況。
[0105]上文描述涉及“連接”或“耦合”在一起的元件或節(jié)點(diǎn)或特征。如本文所用，除非另外明確表述，“連接”意為一個(gè)元件/節(jié)點(diǎn)/特征直接接合(或直接連通)另一元件/節(jié)點(diǎn)/特征，并且不一定機(jī)械地。同樣，除非另外明確表述，“耦合”意為一個(gè)元件/節(jié)點(diǎn)/特征直接或間接接合(或者，直接或間接連通)另一元件/節(jié)點(diǎn)/特征，并且不一定機(jī)械地。因此，雖然圖1-8顯示元件的實(shí)例安排，但另外的插入元件、裝置、特征或組件可存在于本公開(kāi)的實(shí)施方式中。
[0106]在本文中，術(shù)語(yǔ)“計(jì)算機(jī)程序產(chǎn)品”、“計(jì)算機(jī)可讀介質(zhì)”、〃計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)〃及類似術(shù)語(yǔ)可通常用于表示如下介質(zhì)，例如，存儲(chǔ)器、存儲(chǔ)裝置、存儲(chǔ)單元、或其他非暫時(shí)性介質(zhì)。這些以及其他形式的計(jì)算機(jī)可讀介質(zhì)可涉及存儲(chǔ)處理器模塊應(yīng)用的一個(gè)或多個(gè)指令，以使處理器模塊執(zhí)行指定工作。這種指令，通常被稱為“計(jì)算機(jī)程序代碼”或〃程序代碼〃(其可以計(jì)算機(jī)程序或其他分組形式分組)，其在執(zhí)行時(shí)啟動(dòng)系統(tǒng)。
[0107]如本文所用，除非另外明確表述，“可操作”表示能夠被使用，適合或準(zhǔn)備用于應(yīng)用或服務(wù)，能用于特定目的和能夠執(zhí)行所述功能或本文所述預(yù)期功能。關(guān)于系統(tǒng)和裝置，術(shù)語(yǔ)"可操作"表示系統(tǒng)和/或裝置功能和校準(zhǔn)完全，包括可適用操作性要求的元件，并且滿足可適用操作性要求，從而在激活時(shí)顯示所述功能。關(guān)于系統(tǒng)和電路，術(shù)語(yǔ)"可操作"表示系統(tǒng)和/或電路功能和校準(zhǔn)完全，包括可適用操作性要求的邏輯，并且滿足可適用操作性要求，從而在激活時(shí)顯示所述功能。
【權(quán)利要求】
1.緩解絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路中輻射引起的單粒子效應(yīng)(SEE)的方法，所述方法包括: 由主邏輯門(mén)響應(yīng)輸入，生成主邏輯輸出； 如果不存在SEE，由冗余邏輯門(mén)響應(yīng)所述輸入，生成冗余邏輯輸出，所述冗余邏輯門(mén)復(fù)制所述主邏輯輸出；和 由交錯(cuò)C門(mén)輸出交錯(cuò)C門(mén)輸出，所述交錯(cuò)C門(mén)輸出在所述主邏輯輸出匹配所述冗余邏輯輸出時(shí)模擬反相器輸出，并且在所述SEE過(guò)程中在所述主邏輯輸出和所述冗余邏輯輸出不匹配時(shí)不改變輸出。
2.權(quán)利要求1所述的方法，其中所述SEE包括如下其中一種:單粒子翻轉(zhuǎn)(SEU)和單粒子瞬變(SET)。
3.權(quán)利要求1所述的方法，其中所述主邏輯門(mén)、所述冗余邏輯門(mén)和所述交錯(cuò)C門(mén)間隔至少引起所述SEE的輻射事件的直徑。
4.權(quán)利要求1所述的方法，其中所述交錯(cuò)C門(mén)包括: 串聯(lián)PMOS晶體管的組； 串聯(lián)NMOS晶體管的組；和 多個(gè)輸入，每個(gè)耦合于串聯(lián)PMOS晶體管組中的一個(gè)和串聯(lián)NMOS晶體管組中的一個(gè)，其中所述主邏輯門(mén)、所述冗余邏輯門(mén)、所述串聯(lián)PMOS晶體管和所述串聯(lián)NMOS晶體管交錯(cuò)，以提供空間間隔。
5.權(quán)利要求4所述的方法，其中所述空間間隔包括至少0.5微米，以避免SEE影響兩個(gè)晶體管位點(diǎn)。
6.權(quán)利要求1所述的方法，進(jìn)一步包括利用硬化保持單元保持所述交錯(cuò)C門(mén)的所述交錯(cuò)C門(mén)輸出，所述硬化保持單元包括兩個(gè)硬化互補(bǔ)保持子電路的組，所述兩個(gè)硬化互補(bǔ)保持子電路交錯(cuò)以提供空間間隔，并且一起包括兩組兩個(gè)串聯(lián)PMOS晶體管和兩組兩個(gè)串聯(lián)NMOS晶體管。
7.權(quán)利要求1所述的方法，其中所述主邏輯門(mén)包括如下其中一種:組合邏輯門(mén)、異步邏輯門(mén)和時(shí)序邏輯門(mén)。
8.緩解輻射引起的單粒子效應(yīng)(SEE)的絕緣體上硅(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路，包括: 主邏輯門(mén)，所述主邏輯門(mén)包括主邏輯輸出，所述主邏輯門(mén)響應(yīng)輸入，輸出所述主邏輯輸出； 冗余邏輯門(mén)，所述冗余邏輯門(mén)復(fù)制所述主邏輯門(mén)，并且包括冗余邏輯輸出，如果不存在SEE，所述冗余邏輯門(mén)響應(yīng)所述輸入，輸出所述冗余邏輯輸出，所述冗余邏輯輸出是所述主邏輯輸出的復(fù)制；和 交錯(cuò)C門(mén)，所述交錯(cuò)C門(mén)耦合于所述主邏輯輸出和所述冗余邏輯輸出，所述交錯(cuò)C門(mén)可操作以通過(guò)輸出交錯(cuò)C門(mén)輸出充當(dāng)表決器，所述交錯(cuò)C門(mén)輸出在所述主邏輯輸出匹配所述冗余邏輯輸出時(shí)模擬反相器輸出，并且在所述SEE過(guò)程中在所述主邏輯輸出和所述冗余邏輯輸出不匹配時(shí)不改變輸出。
9.權(quán)利要求8所述的SOICMOS集成電路，其中所述主邏輯門(mén)、所述冗余邏輯門(mén)和所述交錯(cuò)C門(mén)間隔至少引起所述SEE的輻射事件的直徑。
10.權(quán)利要求8所述的SOICMOS集成電路，其中所述主邏輯門(mén)包括如下其中一種:組合邏輯門(mén)、異步邏輯門(mén)和時(shí)序邏輯門(mén)。
11.權(quán)利要求8所述的SOICMOS集成電路，其中所述交錯(cuò)C門(mén)包括: 串聯(lián)PMOS晶體管的組； 串聯(lián)NMOS晶體管的組；和 多個(gè)輸入，每個(gè)耦合于串聯(lián)PMOS晶體管組中的一個(gè)和串聯(lián)NMOS晶體管組中的一個(gè)，其中所述主邏輯門(mén)、所述冗余邏輯門(mén)、所述串聯(lián)PMOS晶體管和所述串聯(lián)NMOS晶體管交錯(cuò)，以提供空間間隔。
12.權(quán)利要求11所述的SOICMOS集成電路，其中所述空間間隔包括至少0.5微米，以避免SEE影響兩個(gè)晶體管位點(diǎn)。
13.權(quán)利要求8所述的SOICMOS集成電路，進(jìn)一步包括硬化保持單元，所述硬化保持單元保持所述交錯(cuò)C門(mén)的所述交錯(cuò)C門(mén)輸出，所述硬化保持單元包括兩個(gè)硬化互補(bǔ)保持子電路的組，所述兩個(gè)硬化互補(bǔ)保持子電路交錯(cuò)以提供空間間隔，并且一起包括兩組兩個(gè)串聯(lián)PMOS晶體管和兩組兩個(gè)串聯(lián)NMOS晶體管。
【文檔編號(hào)】H03K19/20GK103546147SQ201310295890
【公開(kāi)日】2014年1月29日 申請(qǐng)日期:2013年7月15日 優(yōu)先權(quán)日:2012年7月16日
【發(fā)明者】E·坎農(nóng), S·拉巴, J·麥克勒 申請(qǐng)人:波音公司