專利名稱：數(shù)模轉(zhuǎn)換器dac及其校準(zhǔn)電路的制作方法
技術(shù)領(lǐng)域：
本申請涉及數(shù)模信號轉(zhuǎn)換領(lǐng)域，具體來說，涉及數(shù)模轉(zhuǎn)換器DAC及其校準(zhǔn)電路。
背景技術(shù)：
傳統(tǒng)的DAC校準(zhǔn)電路如圖1所示。其具體工作原理如下所述:0TA (跨導(dǎo)放大器)的輸入端分別連接到兩個匹配的電阻R2和Rl的兩端。流經(jīng)電阻R2的電流為最低位LSB(最低有效位)電流，該電流作為基準(zhǔn)電流用于校正其他電流源単元的電流。流經(jīng)電阻Rl的電流為待校正的電流源，其中電流源的個數(shù)有DAC的結(jié)構(gòu)和位數(shù)來決定。OTA比較Vl和V2兩點(diǎn)的電壓值，其輸出端輸出電壓接到PID控制器的輸入端，PID (比例積分微分)控制器的輸出端調(diào)節(jié)電流源電流的大小，當(dāng)OTA的輸出電壓小于系統(tǒng)設(shè)定的電壓誤差吋，PID控制器控制開關(guān)陣列進(jìn)入到下一個電流源単元的校準(zhǔn)，該校準(zhǔn)過程持續(xù)到除了最低位LSB電流源之外的所有電流源単元校準(zhǔn)過程結(jié)束。校準(zhǔn)過程中OTA輸出電壓滿足下式吋，當(dāng)前電流源單元的校準(zhǔn)過程結(jié)束:Av0X (IX R1-1lsb X R2) < A V這種電路有兩個最主要引起比較誤差的地方:1.Rl和R2本身有匹配誤差；2.比較器本身的直流偏差(DC offset)。上述缺陷導(dǎo)致難以實現(xiàn)高精度高速DAC。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)中的缺陷，本申請的目的是，提供一種數(shù)模轉(zhuǎn)換器DAC以及其校準(zhǔn)電路。在第一方面，本發(fā)明實施例提供一種數(shù)模轉(zhuǎn)換器DAC中的校準(zhǔn)電路，所述校準(zhǔn)電路包括電流源陣列、開關(guān)陣列、充放電単元、比較器，以及數(shù)字校準(zhǔn)算法単元，所述電流源陣列、開關(guān)陣列、充放電単元、比較器，以及數(shù)字校準(zhǔn)算法単元依次順序相連，其中:數(shù)字校準(zhǔn)算法単元，用于接收的需要進(jìn)行校準(zhǔn)的數(shù)字碼；電流源陣列，用于根據(jù)所述校準(zhǔn)后的數(shù)字碼輸出相應(yīng)的電流，經(jīng)所述開關(guān)陣列對所述充放電單元進(jìn)行充電，將所述充放電單元累積的充電電壓輸出至所述比較器；比較器，用于將所述充放電單元累積的充電電壓與基準(zhǔn)電壓進(jìn)行比較，根據(jù)比較結(jié)果控制開關(guān)陣列，并將比較結(jié)果輸出至所述數(shù)字校準(zhǔn)算法単元；所述數(shù)字校準(zhǔn)算法単元，還用于根據(jù)所述比較結(jié)果計算誤差，井根據(jù)所述誤差對需要進(jìn)行校準(zhǔn)的數(shù)字碼進(jìn)行校準(zhǔn)，將校準(zhǔn)后的數(shù)字碼輸出至電流源陣列。優(yōu)選地，所述電流源陣列包括本征電流源陣列、用于校準(zhǔn)的電流源陣列，所述校準(zhǔn)后的數(shù)字碼包括用于輸入所述本征電流源陣列的第一數(shù)字碼、用于輸入用于校準(zhǔn)的電流源陣列的第二數(shù)字碼。優(yōu)選地，所述比較器是通過運(yùn)算放大器來實現(xiàn)的比較器。優(yōu)選地,所述充放電單元包括電容。
在第二方面，本發(fā)明實施例提供一種數(shù)模轉(zhuǎn)換器DAC，所述DAC包括如第一方面的校準(zhǔn)電路，以及電流型數(shù)字模擬轉(zhuǎn)換單元、使能邏輯單元，所述校準(zhǔn)電路、電流型數(shù)字模擬轉(zhuǎn)換單元，以及使能邏輯單元兩兩相連，其中:校準(zhǔn)単元，還用于輸出校準(zhǔn)完畢信號給使能邏輯單元；使能邏輯單元，用于根據(jù)所述校準(zhǔn)完畢信號使能輸出至電流型數(shù)字模擬轉(zhuǎn)換單元的工作時鐘；電流型數(shù)字模擬轉(zhuǎn)換單元，用于根據(jù)校準(zhǔn)單元發(fā)送的校準(zhǔn)后的數(shù)字碼以及所述工作時鐘進(jìn)行數(shù)字模擬轉(zhuǎn)換。本申請通過調(diào)整數(shù)模轉(zhuǎn)換器DAC的校準(zhǔn)電路中的電流源陣列，對DAC輸入數(shù)字碼進(jìn)行校準(zhǔn)，能夠?qū)崿F(xiàn)高精度高速DAC。


圖1是現(xiàn)有技術(shù)的校準(zhǔn)電路結(jié)構(gòu)示意圖；圖2是本發(fā)明實施例的DAC電路系統(tǒng)示意圖；圖3是本發(fā)明實施例的DAC中校準(zhǔn)單元電路系統(tǒng)示意圖；圖4是本發(fā)明實施例DAC中校準(zhǔn)單元的數(shù)字校準(zhǔn)算法單元示意圖；圖5是本發(fā)明實施例DAC中電流源陣列的改動示意圖；圖6是本發(fā)明實施例涉及的DAC輸入數(shù)字碼的校準(zhǔn)算法示意圖。
具體實施例方式鑒于現(xiàn)有數(shù)模轉(zhuǎn)換技術(shù)存在的問題，考慮調(diào)整數(shù)模轉(zhuǎn)換器DAC的校準(zhǔn)電路中的電流源陣列，對DAC輸入數(shù)字碼進(jìn)行校準(zhǔn)，從而實現(xiàn)高精度高速DAC。下面通過結(jié)合附圖，通過具體實施例，對本發(fā)明的技術(shù)方案做進(jìn)ー步的詳細(xì)描述，以便本領(lǐng)域人員更好地了解本發(fā)明的原理和具體實施細(xì)節(jié)。要說明的是，所展示的具體實施例是為了便于本領(lǐng)域人員更好理解本發(fā)明，不構(gòu)成對本發(fā)明的任何限制。實現(xiàn)本發(fā)明的最佳實施例下面詳細(xì)描述本發(fā)明最佳實施方案?，F(xiàn)有DAC校準(zhǔn)電路中，隨著DAC位數(shù)的不斷増加，最低位LSB電流源単元的電流不斷變小，該缺陷使得這種校準(zhǔn)電路不能應(yīng)用到高精度的DAC中。據(jù)此，本發(fā)明實施例提出一種新的校準(zhǔn)電路，可以有效地消除上述電路的兩個缺點(diǎn)，因而可以應(yīng)用到高精度的DAC的校準(zhǔn)中。本發(fā)明的校準(zhǔn)電路結(jié)構(gòu)框圖如圖2所示，本發(fā)明的DAC電路系統(tǒng)包含校準(zhǔn)單元，在校準(zhǔn)単元校準(zhǔn)完畢之前DAC的時鐘始終被校準(zhǔn)電路禁止，校準(zhǔn)単元對輸入的數(shù)字碼進(jìn)行預(yù)處理，假設(shè)輸入為N+1位的數(shù)字碼，校準(zhǔn)單元輸出的數(shù)字碼包含兩部分碼值Dl' [N:0]和D2' [M:0]，其中數(shù)字碼Dl' [N:0]輸入給傳統(tǒng)意義上的DAC電流源単元(可能為分段編碼，即ニ進(jìn)制編碼和溫度計編碼；也可能為全ニ進(jìn)制編碼);數(shù)字碼D2' [M:0]輸入給校準(zhǔn)単元對應(yīng)的理想的電流源陣列。數(shù)字碼Dl' [N:0]和D2' [M:0]作為新的數(shù)字碼值代替原碼值D[N:0]輸入給電流型DAC，從而實現(xiàn)高精度高速DAC的校準(zhǔn)方案。本發(fā)明實施例中，DAC中校準(zhǔn)單元及其內(nèi)部數(shù)字校準(zhǔn)算法單元的電路系統(tǒng)框圖如圖3和圖4所示。該校準(zhǔn)電路的基本工作原理如下所述:電路初始化階段計數(shù)器和存儲器單元初始化為O。校準(zhǔn)電路首先選中最低位LSB電流源單元對電容C充電，電容C接到比較器的一個輸入端(電路中所示為正向輸入端)，比較器的另一端接參考電平Vref，比較器的輸出連接數(shù)字校準(zhǔn)算法模塊。當(dāng)比較器的輸出由低變高時，存儲器存儲此時計數(shù)器所記的數(shù)字碼，用于后續(xù)的誤差碼的計算。比較器輸出端電平跳變的同吋，LSB電流源對電容C充電的開關(guān)SO斷開，數(shù)字校準(zhǔn)算法單元控制開關(guān)S對電容C放電，從而電容C上的存儲電荷被置為零。到此為止最低位LSB電流源単元的數(shù)字碼校準(zhǔn)完畢。下ー時刻，對應(yīng)于2LSB電流源單元的開關(guān)SI閉合，從而2LSB電流源單元對電容C充電，同理和最低位LSB類似，當(dāng)比較器的輸出由低變高時，存儲器存儲此時計數(shù)器的數(shù)字碼，用于后續(xù)誤差碼的計算。對電容C的放電過程和最低位LSB電流源単元的工作工程類似。該校正過程重復(fù)執(zhí)行直至所有的電流源陣列都校準(zhǔn)完畢。為完成新型DAC校準(zhǔn)，需要對傳統(tǒng)的電流源陣列進(jìn)行調(diào)整。調(diào)整后的電流源陣列如圖5所示。新型DAC的電流源陣列包含兩部分，第一部分與傳統(tǒng)的電流源陣列類似，稱為本征電流源陣列(可以是由全ニ進(jìn)制組成的電流源陣列，也可以是由分段碼值，即ニ進(jìn)制碼和溫度計碼兩部分構(gòu)成的電流源陣列)，該部分電流源陣列輸入的數(shù)字碼對應(yīng)為校準(zhǔn)単元的輸出Dl' [N:0]數(shù)字碼；第二部分為用于校準(zhǔn)的電流源陣列，該電流源陣列的輸入為校準(zhǔn)單元的輸出D2' [M:0]數(shù)字碼。對DAC輸入數(shù)字碼的預(yù)處理過程如圖6所示。首先估算輸入N+1的數(shù)字碼的最大誤差范圍，然后根據(jù)校準(zhǔn)単元中存儲器中存儲的數(shù)字碼對誤差碼進(jìn)行歸ー化，如下式所示:·
權(quán)利要求
1.一種數(shù)模轉(zhuǎn)換器DAC中的校準(zhǔn)電路，其特征在于，所述校準(zhǔn)電路包括電流源陣列、開關(guān)陣列、充放電単元、比較器，以及數(shù)字校準(zhǔn)算法単元，所述電流源陣列、開關(guān)陣列、充放電単元、比較器，以及數(shù)字校準(zhǔn)算法単元依次順序相連，其特征在于: 數(shù)字校準(zhǔn)算法単元，用于接收的需要進(jìn)行校準(zhǔn)的數(shù)字碼； 電流源陣列，用于根據(jù)所述校準(zhǔn)后的數(shù)字碼輸出相應(yīng)的電流，經(jīng)所述開關(guān)陣列對所述充放電單元進(jìn)行充電，將所述充放電單元累積的充電電壓輸出至所述比較器； 比較器，用于將所述充放電單元累積的充電電壓與基準(zhǔn)電壓進(jìn)行比較，根據(jù)比較結(jié)果控制開關(guān)陣列，并將比較結(jié)果輸出至所述數(shù)字校準(zhǔn)算法単元； 所述數(shù)字校準(zhǔn)算法単元，還用于根據(jù)所述比較結(jié)果計算誤差，井根據(jù)所述誤差對需要進(jìn)行校準(zhǔn)的數(shù)字碼進(jìn)行校準(zhǔn)，將校準(zhǔn)后的數(shù)字碼輸出至電流源陣列。
2.根據(jù)權(quán)利要求1所述的校準(zhǔn)電路，其特征在于:所述電流源陣列包括本征電流源陣列、用于校準(zhǔn)的電流源陣列，所述校準(zhǔn)后的數(shù)字碼包括用于輸入所述本征電流源陣列的第一數(shù)字碼、用于輸入用于校準(zhǔn)的電流源陣列的第二數(shù)字碼。
3.根據(jù)權(quán)利要求1所述的校準(zhǔn)電路，其特征在于，所述比較器是通過運(yùn)算放大器來實現(xiàn)的比較器。
4.根據(jù)權(quán)利要求1所述的校準(zhǔn)電路，其特征在于，所述充放電單元包括電容。
5.一種數(shù)模轉(zhuǎn)換器DAC,其特征在于,所述DAC包括如權(quán)利要求1-4之一的校準(zhǔn)電路，以及電流型數(shù)字模擬轉(zhuǎn)換單元、使能邏輯單元，所述校準(zhǔn)電路、電流型數(shù)字模擬轉(zhuǎn)換單元，以及使能邏輯單元兩兩相連，其中:校準(zhǔn)単元，還用于輸出校準(zhǔn)完畢信號給使能邏輯單元；使能邏輯單元，用于根據(jù)所述校準(zhǔn)完畢信號使能輸出至電流型數(shù)字模擬轉(zhuǎn)換單元的工作時鐘；電流型數(shù)字模擬轉(zhuǎn)換單元，用于根據(jù)校準(zhǔn)單元發(fā)送的校準(zhǔn)后的數(shù)字碼以及所述工作時鐘進(jìn)行數(shù)字模擬轉(zhuǎn)換。
全文摘要
本申請涉及一種數(shù)模轉(zhuǎn)換器DAC以及其校準(zhǔn)電路。所述DAC包括校準(zhǔn)電路、電流型數(shù)字模擬轉(zhuǎn)換單元、使能邏輯單元，它們兩兩相連，其中校準(zhǔn)單元，用于對DAC輸入數(shù)字碼進(jìn)行校準(zhǔn)，輸出校準(zhǔn)后的數(shù)字碼給電流型數(shù)字模擬轉(zhuǎn)換單元，以及輸出校準(zhǔn)完畢信號給使能邏輯單元；使能邏輯單元，用于根據(jù)所述校準(zhǔn)完畢信號使能輸出至電流型數(shù)字模擬轉(zhuǎn)換單元的工作時鐘；電流型數(shù)字模擬轉(zhuǎn)換單元，用于根據(jù)所述校準(zhǔn)后的數(shù)字碼進(jìn)行數(shù)字模擬轉(zhuǎn)換。本申請通過調(diào)整數(shù)模轉(zhuǎn)換器DAC的校準(zhǔn)電路中的電流源陣列，對DAC輸入數(shù)字碼進(jìn)行校準(zhǔn)，能夠?qū)崿F(xiàn)高精度高速DAC。
文檔編號H03M1/10GK103117747SQ201310072190
公開日2013年5月22日 申請日期2013年3月7日 優(yōu)先權(quán)日2013年3月7日
發(fā)明者孫明, 張衛(wèi)新, 朱偱宇 申請人:英特格靈芯片(天津)有限公司