專利名稱：基于set/mos混合結(jié)構(gòu)的8-3編碼器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及集成電路技術(shù)領(lǐng)域，特別是一種由納米器件組成的基于SET/M0S混合結(jié)構(gòu)的8-3編碼器。
背景技術(shù)：
隨著半導(dǎo)體器件特征尺寸的不斷減小，集成電路單個(gè)芯片的規(guī)模變得越來越大。器件數(shù)目的増加，導(dǎo)致了芯片功耗的迅速増加，傳統(tǒng)的CMOS設(shè)計(jì)遇到了來自器件本身的物理極限、功耗、可靠性等方面的挑戰(zhàn)?；趥鹘y(tǒng)的CMOS技術(shù)設(shè)計(jì)的8-3編碼器，主要利用PMOS管與NMOS管互補(bǔ)的特性實(shí)現(xiàn)相應(yīng)的邏輯功能。這種設(shè)計(jì)方法需要消耗較多的晶體 管，電路的功耗大、集成度不高，已經(jīng)不能滿足新一代集成電路的低功耗、高集成度的設(shè)計(jì)要求。
發(fā)明內(nèi)容本實(shí)用新型的目的是提供一種基于SET/M0S混合結(jié)構(gòu)的8-3編碼器，能夠?qū)?個(gè)輸入信號(hào)編碼為3位的ニ進(jìn)制碼輸出。本實(shí)用新型采用以下方案實(shí)現(xiàn)一種基于SET/M0S混合結(jié)構(gòu)的8-3編碼器，其特征在于包括第一至八信號(hào)源以及第一、ニ、三四輸入的SET/M0S混合電路；所述的第一信號(hào)源與第一 SET/M0S混合電路的第一輸入端連接；所述第二信號(hào)源與所述第二 SET/M0S混合電路的第一輸入端連接；所述第三信號(hào)源與第一、ニ SET/M0S混合電路的第二輸入端連接；所述第四信號(hào)源與所述第三SET/M0S混合電路的第一輸入端連接；所述第五信號(hào)源與所述第三SET/M0S混合電路的第二輸入端以及第一 SET/M0S混合電路的第三輸入端連接；所述第六信號(hào)源與所述第二 SET/M0S混合電路的第三輸入端以及第三SET/M0S混合電路的第三輸入端連接；所述第七信號(hào)源與所述的第一、ニ、三SET/M0S混合電路的第四輸入端連接；所述第八信號(hào)源懸空。在本實(shí)用新型一實(shí)施例中，所述的SET/M0S混合電路包括一PMOS管，其源極接電源端Vdd ; — NMOS管，其漏極與所述PMOS管的漏極連接；以及ー SET管，其與所述NMOS管的源極連接。本實(shí)用新型電路僅用了 3個(gè)PMOS管，3個(gè)NMOS管和3個(gè)SET，能夠?qū)?個(gè)輸入信號(hào)編碼為3位的ニ進(jìn)制碼輸出。HSPICE的仿真結(jié)果表明該編碼器具有較低的功耗，整個(gè)電路的功耗僅為29. 4nW，輸入輸出電壓間具有較好的兼容性，輸出電壓具有較大的擺幅(O. 67V)。與由CMOS器件設(shè)計(jì)的8-3編碼器相比，電路功耗明顯下降，管子數(shù)目大大減少，電路結(jié)構(gòu)得到了進(jìn)ー步的簡化，有利于降低電路功耗，節(jié)省芯片面積，提高電路的集成度，有望應(yīng)用于將來的低功耗、高性能的超大規(guī)模集成電路中。

圖I為四輸入的SET/M0S混合電路原理圖。[0008]圖2為四輸入的SET/M0S混合電路實(shí)現(xiàn)的或邏輯仿真特性曲線。圖3為基于SET/M0S混合結(jié)構(gòu)的8_3編碼器的原理圖。圖4a和圖4b為基于SET/M0S混合結(jié)構(gòu)的8_3編碼器的仿真特性曲線。
具體實(shí)施方式
以下結(jié)合附圖及實(shí)施例對(duì)本實(shí)用新型做進(jìn)ー步說明。如圖3所示，本實(shí)施例提供一種基于SET/M0S混合結(jié)構(gòu)的8_3編碼器，其特征在于包括第一至八信號(hào)源以及第一、ニ、三四輸入的SET/M0S混合電路；所述的第一信號(hào)源與第一 SET/M0S混合電路的第一輸入端連接；所述第二信號(hào)源與所述第二 SET/M0S混合電路的第一輸入端連接；所述第三信號(hào)源與第一、ニ SET/M0S混合電路的第二輸入端連接；所述第四信號(hào)源與所述第三SET/M0S混合電路的第一輸入端連接；所述第五信號(hào)源與所述第三SET/M0S混合電路的第二輸入端以及第一 SET/M0S混合電路的第三輸入端連接；所述第 六信號(hào)源與所述第二 SET/M0S混合電路的第三輸入端以及第三SET/M0S混合電路的第三輸入端連接；所述第七信號(hào)源與所述的第一、ニ、三SET/M0S混合電路的第四輸入端連接；所述第八信號(hào)源懸空。本實(shí)用新型采用新型的納米電子器件與傳統(tǒng)的MOS管相混合的方式來設(shè)計(jì)8-3編碼器。作為新一代納米電子器件的典型代表，單電子晶體管(Single electrontransistor, SET)具有極低的功耗和極高的開關(guān)速度,在功耗、工作速度等方面相對(duì)于傳統(tǒng)的微電子器件具有明顯的優(yōu)勢，被認(rèn)為是制造下一代低功耗、高密度超大規(guī)模集成電路理想的基本器件。單電子晶體管能夠與CMOS硅エ藝很好地兼容，SET/M0S混合電路具備SET和MOS管的優(yōu)越性能,表現(xiàn)出極低的功耗、超小的器件尺寸、較強(qiáng)的驅(qū)動(dòng)能力和較大的輸出擺幅，在多值邏輯電路、模數(shù)/數(shù)模轉(zhuǎn)換器電路、存儲(chǔ)器電路等方面得到廣泛的應(yīng)用。本實(shí)用新型的編碼器是ー個(gè)基本數(shù)字単元，能夠?qū)崿F(xiàn)輸入信號(hào)的編碼。8-3編碼器作為ー個(gè)基本的編碼器能夠?qū)?個(gè)輸入信號(hào)(Vtl-V7)編碼為3位的ニ進(jìn)制碼(Vtjutci-Vtjut2)輸出，其邏輯表達(dá)式如式(1)，(2)，(3)所示。由此可知，8-3編碼器只需要3個(gè)四輸入的或門即可實(shí)現(xiàn)。Vout2= V7 +V6+ V5+V4(I)Voutl= V7 +V6+ VV2(2)Vout0= V7 +V5+ Υ,+Υ,(3)本實(shí)用新型采用四輸入的SET/M0S混合結(jié)構(gòu)來實(shí)現(xiàn)或門邏輯，其電路圖如圖
I所示。該電路由I個(gè)PMOS管，I個(gè)NMOS管和I個(gè)四輸入的SET串聯(lián)而成。電路中PMOS管作為恒流源為整個(gè)電路提供偏置電流。由于SET正常工作的電流都很小，一般為nA數(shù)量級(jí)，所以PMOS管應(yīng)該工作在亞閾值區(qū)。NMOS管的柵極偏壓Kng是固定的，其值略大于NMOS管的閾值電壓な，使SET的漏極電壓固定為Vng-Vth。通過設(shè)置合適的電路參數(shù)，SET/M0S混合電路就能夠?qū)崿F(xiàn)四輸入的或邏輯功能，對(duì)應(yīng)的或門邏輯仿真圖如圖2所示。由圖可知，輸出(U只有在四個(gè)輸入(Va，Vb, V。，Vd)均為低電平時(shí)才為低電平，其它情況下均為高電平，滿足或邏輯功能。因此，該結(jié)構(gòu)可以用于8-3編碼器的設(shè)計(jì)。本實(shí)用新型利用HSPICE對(duì)提出的8-3編碼器進(jìn)行功能的仿真驗(yàn)證，采用的是SET與MOS管相混合的仿真方式。SET的模型是目前廣泛使用、精度高的宏模型(Compactmacromodel)。該模型以子電路的形式定義在SPICE中；M0S管的模型使用目前公認(rèn)的22 nm的預(yù)測技術(shù)模型(Predictive technology model)。由于三個(gè)SET/MOS混合結(jié)構(gòu)均實(shí)現(xiàn)或門邏輯，因此具有相同的電路參數(shù)。電路中的電源電壓Vdd設(shè)置為O. 80 V，PMOS管和NMOS管的寬長比(W/L)均設(shè)為1/3，主要的電路仿真參數(shù)如表一所示。
權(quán)利要求1.一種基于SET/MOS混合結(jié)構(gòu)的8-3編碼器，其特征在于包括第一至八信號(hào)源以及第一、ニ、三四輸入的SET/M0S混合電路； 所述的第一信號(hào)源與第一 SET/M0S混合電路的第一輸入端連接； 所述第二信號(hào)源與所述第二 SET/M0S混合電路的第一輸入端連接； 所述第三信號(hào)源與第一、ニ SET/M0S混合電路的第二輸入端連接； 所述第四信號(hào)源與所述第三SET/M0S混合電路的第一輸入端連接； 所述第五信號(hào)源與所述第三SET/M0S混合電路的第二輸入端以及第一 SET/M0S混合電路的第三輸入端連接； 所述第六信號(hào)源與所述第二 SET/M0S混合電路的第三輸入端以及第三SET/M0S混合電路的第三輸入端連接； 所述第七信號(hào)源與所述的第一、ニ、三SET/M0S混合電路的第四輸入端連接；所述第八信號(hào)源懸空。
2.根據(jù)權(quán)利要求I所述的基于SET/M0S混合結(jié)構(gòu)的8-3編碼器，其特征在于，所述的SET/M0S混合電路包括 一 PMOS管，其源極接電源端Vdd ； 一 NMOS管，其漏極與所述PMOS管的漏極連接；以及 一 SET管，其與所述NMOS管的源極連接。
專利摘要本實(shí)用新型涉及集成電路技術(shù)領(lǐng)域，特別是一種基于SET/MOS混合結(jié)構(gòu)的8-3編碼器，包括第一至八信號(hào)源以及第一、二、三四輸入的SET/MOS混合電路；僅用了3個(gè)PMOS管，3個(gè)NMOS管和3個(gè)SET，HSPICE的仿真結(jié)果表明該編碼器具有較低的功耗，整個(gè)電路的功耗僅為29.4nW，輸入輸出電壓間具有較好的兼容性，輸出電壓具有較大的擺幅(0.67V)。與由CMOS器件設(shè)計(jì)的8-3編碼器相比，電路功耗明顯下降，管子數(shù)目大大減少，電路結(jié)構(gòu)得到了進(jìn)一步的簡化，有利于降低電路功耗，節(jié)省芯片面積，提高電路的集成度，有望應(yīng)用于將來的低功耗、高性能的超大規(guī)模集成電路中。
文檔編號(hào)H03M7/04GK202435386SQ201220001490
公開日2012年9月12日 申請(qǐng)日期2012年1月5日 優(yōu)先權(quán)日2012年1月5日
發(fā)明者何明華, 陳壽昌, 陳錦鋒, 魏榕山 申請(qǐng)人:福州大學(xué)