專利名稱：或邏輯電路和芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子技術(shù)領(lǐng)域，尤其涉及或邏輯電路和芯片。
背景技術(shù)：
或邏輯電路通?；诮饘?氧化物-半導(dǎo)體(MOS, Metal-Oxide-Semiconductor)管存儲器件，隨著芯片集成度的要求越來越高，或邏輯電路的尺寸也在不斷減小，但是由于MOS管存儲器件本身大小的限制，因此現(xiàn)有技術(shù)中的或邏輯電路存在著最小尺寸的技術(shù)節(jié)點(diǎn)
發(fā)明內(nèi)容
·
本發(fā)明實(shí)施例中提供了或邏輯電路和芯片，用以解決現(xiàn)有技術(shù)中存在的或邏輯電路存在著最小尺寸的技術(shù)節(jié)點(diǎn)的問題。為解決上述問題，本發(fā)明實(shí)施例公開了如下技術(shù)方案一方面，提供了一種或邏輯電路，包括阻變憶阻器陣列和比較器；所述阻變憶阻器陣列中同一列阻變憶阻器的正相輸入端相連接，以使所述同一列阻變憶阻器的正相輸入端作為所述或邏輯電路的信號輸入端或輔助信號輸入端，所述輔助信號輸入端工作時(shí)連接到高電平；所述阻變憶阻器陣列中同一行阻變憶阻器的反相輸入端與一個(gè)所述比較器的輸入端相連接，以使所述比較器的輸出端作為所述或邏輯電路的信號輸出端；所述比較器的輸入端接收到的電壓大于閾值電壓時(shí)，所述比較器的輸出端輸出高電平，所述比較器的輸入端接收到的電壓小于閾值電壓時(shí)，所述比較器的輸出端輸出低電平。優(yōu)選地，兩個(gè)所述信號輸入端和一個(gè)所述輔助信號輸入端作為一組，以使同一組的兩個(gè)所述信號輸入端用于接收兩個(gè)數(shù)字輸入信號的同一位。優(yōu)選地，所述阻變憶阻器的阻態(tài)包括高阻值阻態(tài)和低阻值阻態(tài)；所述阻變憶阻器陣列中同一行的阻變憶阻器中有三個(gè)處于低阻值阻態(tài)的阻變憶阻器；以及，所述阻變憶阻器陣列中同一列的阻變憶阻器中有一個(gè)處于低阻值阻態(tài)的阻變憶阻器。優(yōu)選地，所述阻變憶阻器包括單極型阻變憶阻器或雙極型阻變憶阻器。優(yōu)選地，所述阻變憶阻器包括阻變存儲器(RRAM, Resistive Random AccessMemory)或相變存儲器(PRAM,Phase-Change Random Access Memory)或鐵電存儲器(FRAM,ferroelectric Random Access Memory)或磁存儲器(MRAM, Magnetic Random AccessMemory)。一方面，提供了一種芯片，包括頂電極金屬條、底電極金屬條和或邏輯電路；所述或邏輯電路包括阻變憶阻器陣列和比較器；所述阻變憶阻器陣列中同一列阻變憶阻器的正相輸入端通過所述頂電極金屬條相連接，以使所述同一列阻變憶阻器的正相輸入端作為所述或邏輯電路的信號輸入端或輔助信號輸入端，所述輔助信號輸入端工作時(shí)連接到高電平；所述阻變憶阻器陣列中同一行阻變憶阻器的反相輸入端通過所述底電極金屬條與一個(gè)所述比較器的輸入端相連接，以使所述比較器的輸出端作為所述或邏輯電路的信號輸出端；所述比較器的輸入端接收到的電壓大于閾值電壓時(shí)，所述比較器的輸出端輸出高電平，所述比較器的輸入端接收到的電壓小于閾值電壓時(shí)，所述比較器的輸出端輸出低電平。優(yōu)選地，兩個(gè)所述信號輸入端和一個(gè)所述輔助信號輸入端作為一組，以使同一組的兩個(gè)所述信號輸入端用于接收兩個(gè)數(shù)字輸入信號的同一位。優(yōu)選地，所述阻變憶阻器的阻態(tài)包括高阻值阻態(tài)和低阻值阻態(tài)；所述阻變憶阻器陣列中同一行的阻變憶阻器中有三個(gè)處于低阻值阻態(tài)的阻變憶阻器；以及，所述阻變憶阻器陣列中同一列的阻變憶阻器中有一個(gè)處于低阻值阻態(tài)的阻變憶阻器。優(yōu)選地，所述阻變憶阻器包括單極型阻變憶阻器或雙極型阻變憶阻器。優(yōu)選地，所述阻變憶阻器包括RRAM或PRAM或FRAM或MRAM。 本發(fā)明實(shí)施例所提供的或邏輯電路，在其電路構(gòu)成中未完全采用傳統(tǒng)的MOS管存儲器件，而是部分采用了阻變憶阻器這種具有兩端結(jié)構(gòu)的新型存儲器件，由于阻變憶阻器具有可縮小性好、存儲密度高、功耗低、讀寫速度快、反復(fù)操作耐受力強(qiáng)、數(shù)據(jù)保持時(shí)間長等特點(diǎn)，因此在有效節(jié)省或邏輯電路所占面積的同時(shí)，實(shí)現(xiàn)了或邏輯電路可編程的性能。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖I是本發(fā)明一個(gè)實(shí)施例中的或邏輯電路的原理圖；圖2是本發(fā)明一個(gè)實(shí)施例中的阻變憶阻器陣列的阻態(tài)設(shè)置示意圖；圖3a是單極型阻變憶阻器的電導(dǎo)率隨電壓增大的曲線圖；圖3b是單極型阻變憶阻器的電導(dǎo)率隨電壓減小的曲線圖；圖4是雙極型阻變憶阻器的電導(dǎo)率隨電壓變化的曲線圖。
具體實(shí)施例方式下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整的描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。如圖I所示，為本發(fā)明一個(gè)實(shí)施例中的或邏輯電路的原理圖。該或邏輯電路可以包括，阻變憶阻器陣列10和比較器11。阻變憶阻器陣列10中同一列阻變憶阻器101的正相輸入端相連接，以使同一列阻變憶阻器101的正相輸入端作為或邏輯電路的信號輸入端或輔助信號輸入端，輔助信號輸入端工作時(shí)連接到高電平，信號輸入端用于接收低電平或高電平信號，具體可以用于接收預(yù)定數(shù)目個(gè)N位數(shù)字輸入信號(Din)中的一位，N為正整數(shù)，上述預(yù)定數(shù)目可以根據(jù)具體情況而設(shè)定，本發(fā)明實(shí)施例中僅以用于實(shí)現(xiàn)兩個(gè)N位數(shù)字輸入信號進(jìn)行按位相或運(yùn)算的或邏輯電路為例進(jìn)行說明，阻變憶阻器陣列10中同一行阻變憶阻器101的反相輸入端與一個(gè)比較器11的輸入端相連接，以使比較器11的輸出端作為或邏輯電路的信號輸出端，該信號輸出端用于輸出低電平或高電平信號，具體可以用于輸出N位數(shù)字輸出信號(Dout)中的一位。其中，阻變憶阻器101為兩端器件，參照圖1，阻變憶阻器101的上端為正相輸入端，阻變憶阻器101的下端為反相輸入端。本發(fā)明實(shí)施例中，比較器11的輸入端接收到的電壓大于閾值電壓時(shí)，比較器11的輸出端輸出高電平，相應(yīng)地，或邏輯電路的信號輸出端輸出高電平，即數(shù)字信號“I”；比較器11的輸入端接收到的電壓小于閾值電壓時(shí)，比較器11的輸出端輸出低電平，相應(yīng)地，或邏輯電路的信號輸出端輸出低電平，即數(shù)字信號“O”。其中，比較器11可由多種方式實(shí)現(xiàn)，本發(fā)明不做具體限定。當(dāng)或邏輯電路用于實(shí)現(xiàn)兩個(gè)N位數(shù)字輸入信號進(jìn)行按位相或運(yùn)算時(shí)，阻變憶阻器陣列10可以形成行數(shù)為N，列數(shù)為3N的陣列，每一列阻變憶阻器101的正相輸入端作為一個(gè)輸入端口，共有3N個(gè)輸入端口，其中，或邏輯電路的信號輸入端為2N個(gè)，或邏輯電路的輔 助信號輸入端為N個(gè),預(yù)先將兩個(gè)信號輸入端和一個(gè)輔助信號輸入端劃分為一組，同一組的兩個(gè)信號輸入端用于接收兩個(gè)數(shù)字輸入信號的同一位，本發(fā)明實(shí)施例中的或邏輯電路用于實(shí)現(xiàn)兩個(gè)數(shù)字輸入信號按位相或的功能，例如，或邏輯電路的兩個(gè)數(shù)字輸入信號分別為Dinl和Din2，數(shù)字輸出信號為Dout，數(shù)字輸入信號和數(shù)字輸出信號各位的對應(yīng)關(guān)系可以如表一所不。表一
權(quán)利要求
1.一種或邏輯電路，其特征在于，包括阻變憶阻器陣列和比較器； 所述阻變憶阻器陣列中同一列阻變憶阻器的正相輸入端相連接，以使所述同一列阻變憶阻器的正相輸入端作為所述或邏輯電路的信號輸入端或輔助信號輸入端，所述輔助信號輸入端工作時(shí)連接到高電平； 所述阻變憶阻器陣列中同一行阻變憶阻器的反相輸入端與一個(gè)所述比較器的輸入端相連接，以使所述比較器的輸出端作為所述或邏輯電路的信號輸出端； 所述比較器的輸入端接收到的電壓大于閾值電壓時(shí)，所述比較器的輸出端輸出高電平，所述比較器的輸入端接收到的電壓小于閾值電壓時(shí)，所述比較器的輸出端輸出低電平。
2.如權(quán)利要求I所述的或邏輯電路，其特征在于，兩個(gè)所述信號輸入端和一個(gè)所述輔助信號輸入端作為一組，以使同一組的兩個(gè)所述信號輸入端用于接收兩個(gè)數(shù)字輸入信號的同一位。
3.如權(quán)利要求I或2所述的或邏輯電路，其特征在于，所述阻變憶阻器的阻態(tài)包括高阻值阻態(tài)和低阻值阻態(tài)； 所述阻變憶阻器陣列中同一行的阻變憶阻器中有三個(gè)處于低阻值阻態(tài)的阻變憶阻器；以及，所述阻變憶阻器陣列中同一列的阻變憶阻器中有一個(gè)處于低阻值阻態(tài)的阻變憶阻器。
4.如權(quán)利要求I所述的或邏輯電路，其特征在于，所述阻變憶阻器包括單極型阻變憶阻器或雙極型阻變憶阻器。
5.如權(quán)利要求I所述的或邏輯電路，其特征在于，所述阻變憶阻器包括阻變存儲器RRAM或相變存儲器PRAM或鐵電存儲器FRAM或磁存儲器MRAM。
6.一種芯片，其特征在于，包括頂電極金屬條、底電極金屬條和或邏輯電路； 所述或邏輯電路包括阻變憶阻器陣列和比較器； 所述阻變憶阻器陣列中同一列阻變憶阻器的正相輸入端通過所述頂電極金屬條相連接，以使所述同一列阻變憶阻器的正相輸入端作為所述或邏輯電路的信號輸入端或輔助信號輸入端，所述輔助信號輸入端工作時(shí)連接到高電平； 所述阻變憶阻器陣列中同一行阻變憶阻器的反相輸入端通過所述底電極金屬條與一個(gè)所述比較器的輸入端相連接，以使所述比較器的輸出端作為所述或邏輯電路的信號輸出端; 所述比較器的輸入端接收到的電壓大于閾值電壓時(shí)，所述比較器的輸出端輸出高電平，所述比較器的輸入端接收到的電壓小于閾值電壓時(shí)，所述比較器的輸出端輸出低電平。
7.如權(quán)利要求6所述的芯片，其特征在于，兩個(gè)所述信號輸入端和一個(gè)所述輔助信號輸入端作為一組，以使同一組的兩個(gè)所述信號輸入端用于接收兩個(gè)數(shù)字輸入信號的同一位。
8.如權(quán)利要求6或7所述的芯片，其特征在于，所述阻變憶阻器的阻態(tài)包括高阻值阻態(tài)和低阻值阻態(tài)； 所述阻變憶阻器陣列中同一行的阻變憶阻器中有三個(gè)處于低阻值阻態(tài)的阻變憶阻器；以及，所述阻變憶阻器陣列中同一列的阻變憶阻器中有一個(gè)處于低阻值阻態(tài)的阻變憶阻器。
9.如權(quán)利要求6所述的芯片，其特征在于，所述阻變憶阻器包括單極型阻變憶阻器或雙極型阻變憶阻器。
10.如權(quán)利要求6所述的芯片，其特征在于，所述阻變憶阻器包括阻變存儲器RRAM或相變存儲器PRAM或鐵電存儲器FRAM或磁存儲器MRAM。
全文摘要
本發(fā)明實(shí)施例公開了或邏輯電路和芯片，該電路包括阻變憶阻器陣列和比較器；阻變憶阻器陣列中同一列阻變憶阻器的正相輸入端相連接，以使同一列阻變憶阻器的正相輸入端作為或邏輯電路的信號輸入端或輔助信號輸入端，輔助信號輸入端工作時(shí)連接到高電平；阻變憶阻器陣列中同一行阻變憶阻器的反相輸入端與一個(gè)比較器的輸入端相連接，以使比較器的輸出端作為或邏輯電路的信號輸出端；比較器的輸入端接收到的電壓大于閾值電壓時(shí)，比較器的輸出端輸出高電平，比較器的輸入端接收到的電壓小于閾值電壓時(shí)，比較器的輸出端輸出低電平。本發(fā)明實(shí)施例中，在節(jié)省或邏輯電路所占面積的同時(shí)，實(shí)現(xiàn)了或邏輯電路可編程的性能。
文檔編號H03K19/20GK102891679SQ20121038138
公開日2013年1月23日 申請日期2012年10月10日 優(yōu)先權(quán)日2012年10月10日
發(fā)明者黃如, 張耀凱, 蔡一茂, 陳誠 申請人:北京大學(xué)