專利名稱：基于靈敏放大邏輯的抗差分能量攻擊的三值計(jì)數(shù)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種三值計(jì)數(shù)器，尤其是涉及一種基于靈敏放大邏輯的抗差分能量攻擊的三值計(jì)數(shù)器。
背景技術(shù)：
自1998年美國(guó)密碼研究所Kocher提出旁道攻擊的概念以來[1]，作為一個(gè)熱點(diǎn)研究方向，已經(jīng)在各個(gè)領(lǐng)域內(nèi)引起廣泛的關(guān)注。傳統(tǒng)密碼攻擊使用數(shù)學(xué)分析的方法來揭示加密算法的弱點(diǎn)。這就要求攻擊者必須在密碼分析和加密算法方面有相當(dāng)高的造詣。旁道攻擊只是使用某些邊際信息，例如電力消耗、執(zhí)行時(shí)間、故障時(shí)的輸出與輸入行為、輻射、 電力尖峰情形等信息攻擊加密芯片，而且它不要求攻擊者精通密碼分析和加密算法。這就對(duì)芯片安全造成很大的威脅。旁道攻擊方法包括差分能量攻擊(Differential Power Analysis, DPA)fe]、錯(cuò)誤攻擊(Fault Attacks, FA)[3]和電磁波攻擊(Electromagnetic Attacks, EMA)[4]等等。其中，DPA攻擊是一種高效、低成本的旁道攻擊方法，已經(jīng)對(duì)密碼芯片的安全構(gòu)成重大威脅。DPA攻擊的基本原理是當(dāng)芯片在執(zhí)行不同的指令進(jìn)行各種運(yùn)算時(shí)，對(duì)應(yīng)的功率消耗也相應(yīng)變化。通過使用特殊的電子測(cè)量?jī)x和數(shù)學(xué)統(tǒng)計(jì)技術(shù)，來檢測(cè)和分析這些變化，從而得到芯片中的特定關(guān)鍵信息。這是一種利用指令的功耗變化來分析密碼算法和密碼的方法M。現(xiàn)有的文獻(xiàn)中關(guān)于抗差分能量攻擊的電路結(jié)構(gòu)，比如靈敏放 XWM SABL(Sense Amplifier Based Logic)電路、波動(dòng)態(tài)差分邏輯 WDDL(Wave Dynamic Differential Logic)電路等，但這些電路其功耗巨大且硬件電路所含信息密度降低50%。 而多值邏輯電路不僅能增加單線攜帶信息的能力，提高數(shù)字電路的信息密度，而且可以減少VLSI引線數(shù)，降低電路間接線連接的復(fù)雜度和成本，提高電路的可靠性。因此，設(shè)計(jì)多值抗DPA攻擊電路單元已成為學(xué)者新的研究方向。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種能夠降低電路間接線連接的復(fù)雜度和成本，提高電路的可靠性的基于靈敏放大邏輯的抗差分能量攻擊的三值計(jì)數(shù)器。本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為一種基于靈敏放大邏輯的抗差分能量攻擊的三值計(jì)數(shù)器，它包括一個(gè)二值邏輯轉(zhuǎn)換電路和一個(gè)靈敏放大邏輯轉(zhuǎn)換電路，所述的靈敏放大邏輯轉(zhuǎn)換電路設(shè)置有電流補(bǔ)償電路，所述的二值邏輯轉(zhuǎn)換電路由第一 D觸發(fā)器、第二 D觸發(fā)器、與非門和異或非門組成，所述的第一 D觸發(fā)器的第一輸入端與所述的第二 D觸發(fā)器的第一輸入端并接于時(shí)鐘信號(hào)輸入端，所述的第一 D觸發(fā)器的正相輸出端與所述的第二 D觸發(fā)器的正相輸出端分別與所述的與非門的兩個(gè)輸入端連接，所述的第一 D觸發(fā)器的反相輸出端與所述的第二D觸發(fā)器的反相輸出端分別與所述的異或非門的兩個(gè)輸入端連接，所述的第一 D觸發(fā)器的第二輸入端與所述的與非門的輸出端連接，所述的第二 D 觸發(fā)器的第二輸入端與所述的第一 D觸發(fā)器的正相輸出端連接，所述的靈敏放大邏輯轉(zhuǎn)換電路由第一 PMOS管、第二 PMOS管、第三PMOS管、第一匪OS管、第二匪OS管、第三匪OS管和第四NMOS管組成，所述的第一 PMOS管的源極接電源，所述的第一 PMOS管的漏極與所述的第二 PMOS管的源極及所述的第三PMOS管的源極并接，所述的第二 PMOS管的漏極與所述的第二 NMOS管的漏極連接，所述的第三PMOS管的漏極與所述的第三NMOS管的漏極連接， 所述的第二 NMOS管的源極及所述的第三NMOS管的源極與所述的第一 NMOS管的漏極并接， 所述的第一 NMOS管的源極接地，所述的第四NMOS管跨接在所述的第二 NMOS管的漏極和所述的第三NMOS管的漏極上，所述的第一 PMOS管的柵極、所述的第一 NMOS管的柵極和所述的第四NMOS管的柵極并接于反相時(shí)鐘信號(hào)輸入端，所述的第三PMOS管的柵極與所述的第二 PMOS管的漏極并接于第一信號(hào)輸出端，所述的第二 PMOS管的柵極與所述的第三PMOS管的漏極并接于第二信號(hào)輸出端，所述的第一 NMOS管的柵極與時(shí)鐘信號(hào)輸入端連接，所述的第二 NMOS管的柵極與所述的與非門的輸出端連接，所述的第三NMOS管的柵極與所述的異或非門的輸出端連接，所述的第一信號(hào)輸出端和所述的第二信號(hào)輸出端并接于所述的電流補(bǔ)償電路。所述的電流補(bǔ)償電路由第四PMOS管、第五PMOS管、第六PMOS管和第五NMOS管組成，所述的第一信號(hào)輸出端和所述的第二信號(hào)輸出端并接于所述的第四PMOS管的漏極和柵極，所述的第四PMOS管源極與所述的第五PMOS管的漏極連接，所述的第五PMOS管的源極和所述的第六PMOS管的源極并接于電源，所述的第六PMOS管的柵極和漏極及所述的第五NMOS管的漏極并接于所述的第五PMOS管的柵極，所述的第五NMOS管的柵極和源極接地。與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于利用二值編碼和靈敏放大邏輯預(yù)充電階段電容耦合特性，設(shè)計(jì)了一種三值計(jì)數(shù)器，該方案只需使用一個(gè)靈敏放大邏輯轉(zhuǎn)換電路及相應(yīng)的常規(guī)二值元器件構(gòu)成的二值邏輯轉(zhuǎn)換電路就可以實(shí)現(xiàn)三值計(jì)數(shù)器的功能，并且通過設(shè)置一個(gè)電流補(bǔ)償電路，使本發(fā)明的三值計(jì)數(shù)器的電路具有功耗恒定的特性，不僅具有良好的抗差分能量攻擊效果，而且電路間接線連接的復(fù)雜度和成本均大大降低，提高電路的可靠性；同時(shí)還可將多位計(jì)數(shù)器單元級(jí)聯(lián)獲得任意位的三值計(jì)數(shù)器。


圖1為本發(fā)明三值計(jì)數(shù)器的結(jié)構(gòu)示意圖和電路符號(hào)示意圖；圖2為本發(fā)明靈敏放大邏輯轉(zhuǎn)換電路的結(jié)構(gòu)示意圖；圖3為本發(fā)明二值邏輯轉(zhuǎn)換電路的結(jié)構(gòu)示意圖；圖4為本發(fā)明電流補(bǔ)償電路的結(jié)構(gòu)示意圖；圖5為由本發(fā)明的三值計(jì)數(shù)器構(gòu)成的三位三值計(jì)數(shù)器的結(jié)構(gòu)示意圖；圖6為三位三值計(jì)數(shù)器的計(jì)算機(jī)模擬波形示意圖；圖7為三位三值計(jì)數(shù)器在一個(gè)計(jì)數(shù)周期內(nèi)的電流波形的示意圖；圖8為三位三值計(jì)數(shù)器的功耗波形示意圖。
具體實(shí)施例方式以下結(jié)合附圖實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。如圖1 圖4所示，一種基于靈敏放大邏輯的抗差分能量攻擊的三值計(jì)數(shù)器，它包括一個(gè)二值邏輯轉(zhuǎn)換電路1和一個(gè)靈敏放大邏輯轉(zhuǎn)換電路2，靈敏放大邏輯轉(zhuǎn)換電路2設(shè)置有電流補(bǔ)償電路3，二值邏輯轉(zhuǎn)換電路1由第一 D觸發(fā)器D1、第二 D觸發(fā)器D2、與非門Tl和異或非門T2組成，第一 D觸發(fā)器Dl的第一輸入端ID與第二 D觸發(fā)器D2的第一輸入端2D 并接于時(shí)鐘信號(hào)輸入端clk，第一 D觸發(fā)器Dl的正相輸出端與第二 D觸發(fā)器D2的正相輸出端分別與與非門Tl的兩個(gè)輸入端連接，第一 D觸發(fā)器Dl的反相輸出端與第二 D觸發(fā)器D2 的反相輸出端分別與異或非門T2的兩個(gè)輸入端連接，第一 D觸發(fā)器Dl的第二輸入端IC與與非門Tl的輸出端連接，第二 D觸發(fā)器D2的第二輸入端2C與第一 D觸發(fā)器Dl的正相輸出端連接，靈敏放大邏輯轉(zhuǎn)換電路2由第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、 第一 NMOS管Ni、第二 NMOS管N2、第三NMOS管N3和第四NMOS管N4組成，第一 PMOS管Pl 的源極接電源，第一 PMOS管Pl的漏極與第二 PMOS管P2的源極及第三PMOS管P3的源極并接，第二 PMOS管P2的漏極與第二 NMOS管N2的漏極連接，第三PMOS管P3的漏極與第三匪OS管N3的漏極連接，第二匪OS管N2的源極及第三匪OS管N3的源極與第一匪OS管附的漏極并接，第一 NMOS管m的源極接地，第四NMOS管N4跨接在第二 NMOS管N2的漏極和第三NMOS管N3的漏極上，第一 PMOS管Pl的柵極、第一 NMOS管附的柵極和第四NMOS管 N4的柵極并接于反相時(shí)鐘信號(hào)輸入端clk，第三PMOS管P3的柵極與第二 PMOS管P2的漏極并接于第一信號(hào)輸出端Vout，第二 PMOS管P2的柵極與第三PMOS管P3的漏極并接于第二信號(hào)輸出端CP，第一 NMOS管m的柵極與時(shí)鐘信號(hào)輸入端clk連接，第二 NMOS管N2的柵極與與非門Tl的輸出端連接，第三NMOS管N3的柵極與異或非門T2的輸出端連接，電流補(bǔ)償電路3由第四PMOS管P4、第五PMOS管P5、第六PMOS管P6和第五匪OS管N5組成，第四 PMOS管P4源極與第五PMOS管P5的漏極連接，第五PMOS管P5的源極和第六PMOS管P6的源極并接于電源，第六PMOS管P6的柵極和漏極及第五NMOS管N5的漏極并接于第五PMOS 管P5的柵極，第五NMOS管N5的柵極和源極接地，第一信號(hào)輸出端Vout和第二信號(hào)輸出端 CP并接于第四PMOS管P4的漏極和柵極。圖5給出了利用本發(fā)明的三值計(jì)數(shù)器構(gòu)成的三位三值計(jì)數(shù)器的結(jié)構(gòu)示意圖。在CANDANCE環(huán)境下，采用TSMC的0. 13 μ m CMOS工藝，對(duì)三位三值計(jì)數(shù)器進(jìn)行計(jì)算機(jī)模擬。圖6給出了三位三值計(jì)數(shù)器的模擬波形。clk為時(shí)鐘信號(hào)，V。ut。、V。utl、V。ut2分別代表計(jì)數(shù)器第一位、第二位和第三位的輸出，在時(shí)鐘控制下依次輸出邏輯0、邏輯1和邏輯 2。模擬結(jié)果表明輸出波形較理想，計(jì)數(shù)器具有正確的邏輯功能。圖7為三位三值計(jì)數(shù)器在一個(gè)計(jì)數(shù)周期內(nèi)的電流波形，主要電流發(fā)生在計(jì)數(shù)邊沿上，且電流大小基本相同。圖8為三位三值計(jì)數(shù)器的功耗波形，在每個(gè)時(shí)鐘周期內(nèi)，功耗曲線都一樣，具有功耗恒定的特性。
權(quán)利要求
1.一種基于靈敏放大邏輯的抗差分能量攻擊的三值計(jì)數(shù)器，其特征在于它包括一個(gè)二值邏輯轉(zhuǎn)換電路和一個(gè)靈敏放大邏輯轉(zhuǎn)換電路，所述的靈敏放大邏輯轉(zhuǎn)換電路設(shè)置有電流補(bǔ)償電路，所述的二值邏輯轉(zhuǎn)換電路由第一 D觸發(fā)器、第二 D觸發(fā)器、與非門和異或非門組成，所述的第一 D觸發(fā)器的第一輸入端與所述的第二 D觸發(fā)器的第一輸入端并接于時(shí)鐘信號(hào)輸入端，所述的第一 D觸發(fā)器的正相輸出端與所述的第二 D觸發(fā)器的正相輸出端分別與所述的與非門的兩個(gè)輸入端連接，所述的第一 D觸發(fā)器的反相輸出端與所述的第二 D觸發(fā)器的反相輸出端分別與所述的異或非門的兩個(gè)輸入端連接，所述的第一 D觸發(fā)器的第二輸入端與所述的與非門的輸出端連接，所述的第二 D觸發(fā)器的第二輸入端與所述的第一 D觸發(fā)器的正相輸出端連接，所述的靈敏放大邏輯轉(zhuǎn)換電路由第一 PMOS管、第二 PMOS管、第三 PMOS管、第一匪OS管、第二匪OS管、第三匪OS管和第四匪OS管組成，所述的第一 PMOS管的源極接電源，所述的第一 PMOS管的漏極與所述的第二 PMOS管的源極及所述的第三PMOS 管的源極并接，所述的第二 PMOS管的漏極與所述的第二 NMOS管的漏極連接，所述的第三 PMOS管的漏極與所述的第三NMOS管的漏極連接，所述的第二 NMOS管的源極及所述的第三 NMOS管的源極與所述的第一 NMOS管的漏極并接，所述的第一 NMOS管的源極接地，所述的第四NMOS管跨接在所述的第二 NMOS管的漏極和所述的第三NMOS管的漏極上，所述的第一 PMOS管的柵極、所述的第一 NMOS管的柵極和所述的第四NMOS管的柵極并接于反相時(shí)鐘信號(hào)輸入端，所述的第三PMOS管的柵極與所述的第二 PMOS管的漏極并接于第一信號(hào)輸出端， 所述的第二 PMOS管的柵極與所述的第三PMOS管的漏極并接于第二信號(hào)輸出端，所述的第一 NMOS管的柵極與時(shí)鐘信號(hào)輸入端連接，所述的第二 NMOS管的柵極與所述的與非門的輸出端連接，所述的第三NMOS管的柵極與所述的異或非門的輸出端連接，所述的第一信號(hào)輸出端和所述的第二信號(hào)輸出端并接于所述的電流補(bǔ)償電路。
2.如權(quán)利要求1所述的基于SABL邏輯的抗差分能量攻擊的三值計(jì)數(shù)器，其特征在于所述的電流補(bǔ)償電路由第四PMOS管、第五PMOS管、第六PMOS管和第五NMOS管組成，所述的第一信號(hào)輸出端和所述的第二信號(hào)輸出端并接于所述的第四PMOS管的漏極和柵極，所述的第四PMOS管源極與所述的第五PMOS管的漏極連接，所述的第五PMOS管的源極和所述的第六PMOS管的源極并接于電源，所述的第六PMOS管的柵極和漏極及所述的第五NMOS管的漏極并接于所述的第五PMOS管的柵極，所述的第五NMOS管的柵極和源極接地。
全文摘要
本發(fā)明公開了一種基于靈敏放大邏輯的抗差分能量攻擊的三值計(jì)數(shù)器，特點(diǎn)是它包括一個(gè)二值邏輯轉(zhuǎn)換電路和一個(gè)靈敏放大邏輯轉(zhuǎn)換電路，靈敏放大邏輯轉(zhuǎn)換電路設(shè)置有電流補(bǔ)償電路，所述的二值邏輯轉(zhuǎn)換電路由第一D觸發(fā)器、第二D觸發(fā)器、與非門和異或非門組成，靈敏放大邏輯轉(zhuǎn)換電路由第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管組成，靈敏放大邏輯轉(zhuǎn)換電路的第一信號(hào)輸出端和第二信號(hào)輸出端并接于電流補(bǔ)償電路，優(yōu)點(diǎn)在于三值計(jì)數(shù)器的電路具有功耗恒定的特性，不僅具有良好的抗差分能量攻擊效果，而且電路間接線連接的復(fù)雜度和成本均大大降低，電路的可靠性提高。
文檔編號(hào)H03K23/52GK102394637SQ201110305818
公開日2012年3月28日 申請(qǐng)日期2011年10月11日 優(yōu)先權(quán)日2011年10月11日
發(fā)明者張躍軍, 汪鵬君 申請(qǐng)人:寧波大學(xué)