專(zhuān)利名稱(chēng)：一種可減小功耗和芯片面積的數(shù)字脈寬調(diào)制器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路設(shè)計(jì)技術(shù)領(lǐng)域，具體涉及一種數(shù)字脈寬調(diào)制器電路。
背景技術(shù)：
在以往的集成電路設(shè)計(jì)中，模擬控制方法一直主導(dǎo)著該領(lǐng)域。但隨著近些年半導(dǎo)體工藝的迅速發(fā)展，數(shù)字控制技術(shù)已經(jīng)日漸成熟，并廣泛應(yīng)用在自動(dòng)控制，電源管理等領(lǐng)域。相比傳統(tǒng)的模擬控制技術(shù)，數(shù)字控制技術(shù)具有模擬技術(shù)無(wú)法比擬的優(yōu)點(diǎn)開(kāi)發(fā)周期短， 高集成度，可編程性，低敏感度等。其中，數(shù)字脈寬調(diào)制技術(shù)就是數(shù)字控制技術(shù)的重要組成部分。以往的數(shù)字脈寬調(diào)制技術(shù)主要分為兩大類(lèi)一種是利用計(jì)數(shù)原理來(lái)獲得所需脈寬調(diào)制信號(hào)，另外一種利用延遲單元組成的延遲線(xiàn)來(lái)獲得所需要脈寬調(diào)制信號(hào)。對(duì)于第一種方法，在實(shí)現(xiàn)高精度脈寬調(diào)制時(shí)需要非常高的時(shí)鐘頻率，這在集成電路設(shè)計(jì)中是難以實(shí)現(xiàn)的。對(duì)于第二種方法，同樣在實(shí)現(xiàn)高精度脈寬調(diào)制時(shí)需要非常多的延遲單元，需要非常大的功耗和芯片面積。針對(duì)第二種方法，本發(fā)明利用延遲單元的上升延遲和下降延遲來(lái)分段實(shí)現(xiàn)脈寬調(diào)制的高位精度和低位精度，并通過(guò)數(shù)字鎖相環(huán)來(lái)校正上升延遲和下降延遲之間的相位差， 使所有的下降沿的延時(shí)等于一個(gè)上升沿的延時(shí)，這樣較大程度上減小了所需要的延遲單元的數(shù)目，減小功耗和芯片面積。

發(fā)明內(nèi)容
本發(fā)明的目的在于針對(duì)傳統(tǒng)延遲單元實(shí)現(xiàn)的數(shù)字脈寬調(diào)制器的功耗和面積較大的問(wèn)題，提供了一種新型的數(shù)字脈寬調(diào)制器電路，以減小所需要的延遲單元數(shù)目，從而減少功耗和芯片面積。本發(fā)明提出的數(shù)字脈寬調(diào)制器電路，包括環(huán)路振蕩器、數(shù)字鎖相環(huán)控制器和脈沖輸出電路，其中
所述環(huán)路振蕩器電路中具有2n/2個(gè)數(shù)字控制延遲單元和一個(gè)反相器，其中η代表輸入數(shù)字控制位的位數(shù)。而傳統(tǒng)的數(shù)字脈寬調(diào)制器則需要2η個(gè)延遲單元。這樣節(jié)省了 UnIn72) 個(gè)延遲單元。其中每個(gè)數(shù)字控制延遲單元依次首尾相接，最后一個(gè)數(shù)字控制延遲單元經(jīng)由一個(gè)反相器接回到第一個(gè)數(shù)字控制延遲單元的輸入端，形成一個(gè)環(huán)路振蕩器。所述的數(shù)字鎖相環(huán)控制器電路由一個(gè)D觸發(fā)器、一個(gè)(即第2n/2+l個(gè))數(shù)字控制延遲單元、邏輯判決器、加法器和寄存器組成。其中D觸發(fā)器檢測(cè)兩個(gè)輸入信號(hào)上升沿的快慢，邏輯判決器根據(jù)D觸發(fā)器的輸出給出高或低電平的結(jié)果，然后該結(jié)果與寄存器中的數(shù)字相加，并得到數(shù)字鎖相環(huán)控制器的輸出數(shù)字控制位。所述的脈沖輸出電路包括兩個(gè)2"72選1的多路選擇器和一個(gè)RS觸發(fā)器。其中，兩個(gè)多路選擇器的輸入都連接到環(huán)路振蕩器的各個(gè)輸出節(jié)點(diǎn)。另兩個(gè)多路選擇器的輸出分別連接到RS觸發(fā)器的輸入端，該RS觸發(fā)器的S端檢測(cè)信號(hào)的上升沿，R端檢測(cè)信號(hào)的下降沿， 其中一個(gè)多路選擇器輸出信號(hào)的上升沿作為脈沖信號(hào)上升沿的觸發(fā)信號(hào)，另一個(gè)多路選擇器輸出信號(hào)的下降沿作為脈沖信號(hào)下降沿的觸發(fā)信號(hào)。本發(fā)明提出的數(shù)字脈寬調(diào)制器利用延遲單元的上升延遲和下降延遲來(lái)分段實(shí)現(xiàn)脈寬調(diào)制的高位精度和低位精度，并通過(guò)數(shù)字鎖相環(huán)來(lái)校正上升延遲和下降延遲之間的相位差，使所有的下降沿的延時(shí)等于一個(gè)上升沿的延時(shí)，這樣較大程度上減小了所需要的延遲單元的數(shù)目，達(dá)到減小功耗和芯片面積的目的。


圖1為本發(fā)明的數(shù)字脈寬調(diào)制器的整體結(jié)構(gòu)框圖。圖2為延遲單元和脈寬調(diào)制信號(hào)的輸出波形。圖3為上升延遲和下降延遲的校正時(shí)序圖。
具體實(shí)施例方式下面結(jié)合附圖1-3和具體實(shí)施方式
對(duì)本發(fā)明做進(jìn)一步說(shuō)明。如圖1所示，一種減小功耗和芯片面積的數(shù)字脈寬調(diào)制器電路，包括環(huán)路振蕩器、 數(shù)字鎖相環(huán)控制器，脈沖輸出電路。其中，所述環(huán)路振蕩器電路中有2n/2個(gè)數(shù)字控制延遲單元和一個(gè)反相器，n=4,即環(huán)路振蕩器電路有4個(gè)數(shù)字控制延遲單元D1—D4。所述的數(shù)字鎖相環(huán)控制器電路由一個(gè)D觸發(fā)器、一個(gè)(即第5個(gè))數(shù)字控制延遲單元、邏輯判決器、加法器和寄存器組成。所述的脈沖輸出電路包括兩個(gè)4選1的多路選擇器A、B，和一個(gè)RS觸發(fā)器。延遲單元Dl的輸出Ql接延遲單元D2的輸入端，延遲單元D2的輸出Ql接延遲單元D3 的輸入端，依次類(lèi)推，最后一個(gè)延遲單元D4的輸出Q4接反相器的輸入和第五延遲單元D5 的輸入端，反相器的輸出QO接延遲單元Dl的輸入端和D觸發(fā)器的D輸入端。第五延遲單元D5的輸出Q5接D觸發(fā)器的C輸入端，D觸發(fā)器的輸出接邏輯判決器的輸入端，邏輯判決器的輸出和寄存器的輸出相加，然后將新的結(jié)果存入到寄存器中，同時(shí)新的結(jié)果作為控制信號(hào)反饋到每個(gè)延遲單元中，控制每個(gè)延遲單元的下降沿的延遲時(shí)間。延遲單元Dl的輸出 Ql接多路選擇器A的3輸入端，延遲單元D2的輸出Q2接多路選擇器A的2輸入端，延遲單元D3的輸出Q3接多路選擇器A的1輸入端，延遲單元D4的輸出Q4接多路選擇器A的 0輸入端。反相器的輸出QO接多路選擇器B的0輸入端，延遲單元Dl的輸出Ql接多路選擇器B的1輸入端，延遲單元D2的輸出Q2接多路選擇器B的2輸入端，延遲單元D3的輸出Q3接多路選擇器B的3輸入端。多路選擇器A的輸出接RS觸發(fā)器的S輸入端，多路選擇器B的輸出接RS觸發(fā)器的負(fù)R輸入端。RS觸發(fā)器輸出所需要的脈寬調(diào)制信號(hào)。其中，數(shù)字控制的高位D[3:2]作為多路選擇器A的輸入，低位D[1:0]作為多路選擇器B的輸入。如圖2所示，環(huán)路振蕩器的每個(gè)延遲單元的輸出分別為Q0-Q4，數(shù)字控制的高位 MSB選擇輸出Q1-Q4的上升沿做為脈寬調(diào)制信號(hào)DPWM_0ut的上升沿觸發(fā)信號(hào)，而低位LSB 選擇輸出Q0-Q3的的下降沿作為脈寬調(diào)制信號(hào)DPWM_0ut的下降沿觸發(fā)信號(hào)。如圖3所示，輸出波形QO的低電平時(shí)間tl等于輸出Q1-Q4的所有下降延遲的總和，而Q4和Q5上升沿之間的延遲等于一個(gè)延遲單元的上升延遲，數(shù)字鎖相環(huán)控制檢測(cè)QO 和Q5的上升沿，并通過(guò)反饋控制每個(gè)延遲單元的下降延時(shí)，使Q1-Q4下降沿時(shí)的總和等于一個(gè)上升延時(shí)的時(shí)間。這樣，每個(gè)延遲單元的上升沿和下降沿就能分別用來(lái)實(shí)現(xiàn)數(shù)字控制的高位和低位。
通過(guò)上面的分析可以知道，利用本發(fā)明的電路結(jié)構(gòu)實(shí)現(xiàn)了 4位精度的數(shù)字脈寬調(diào)制器，但只用了 5個(gè)延遲單元，相比與傳統(tǒng)的數(shù)字脈寬調(diào)制器節(jié)省了近12個(gè)延遲單元，從而節(jié)省了功耗和芯片面積。而且隨著精度的提高，本發(fā)明電路結(jié)構(gòu)的優(yōu)勢(shì)會(huì)更加明顯。
權(quán)利要求
1.一種可減小功耗和芯片面積的數(shù)字脈寬調(diào)制器電路，包括環(huán)路振蕩器、數(shù)字鎖相環(huán)控制器，脈沖輸出電路，其特征在于所述環(huán)路振蕩器電路中具有2n/2個(gè)數(shù)字控制延遲單元和一個(gè)反相器，η代表輸入數(shù)字控制位的位數(shù)；其中，每個(gè)數(shù)字控制延遲單元依次首尾相接，最后一個(gè)數(shù)字控制延遲單元經(jīng)由一個(gè)反相器接回到第一個(gè)數(shù)字控制延遲單元的輸入端，形成一個(gè)環(huán)路振蕩器；所述的數(shù)字鎖相環(huán)控制器電路由一個(gè)D觸發(fā)器、第2^+1個(gè)數(shù)字控制延遲單元、邏輯判決器、加法器和寄存器組成；其中，D觸發(fā)器檢測(cè)兩個(gè)輸入信號(hào)上升沿的快慢，邏輯判決器根據(jù)D觸發(fā)器的輸出給出高或低電平的結(jié)果，然后該結(jié)果與寄存器中的數(shù)字相加，并得到數(shù)字鎖相環(huán)控制器的輸出數(shù)字控制位；所述的脈沖輸出電路包括兩個(gè)T12選1的多路選擇器和一個(gè)RS觸發(fā)器；其中，兩個(gè)多路選擇器的輸入都連接到環(huán)路振蕩器的各個(gè)輸出節(jié)點(diǎn)；另兩個(gè)多路選擇器的輸出分別連接到RS觸發(fā)器的輸入端，該RS觸發(fā)器的S端檢測(cè)信號(hào)的上升沿，R端檢測(cè)信號(hào)的下降沿，其中一個(gè)多路選擇器輸出信號(hào)的上升沿作為脈沖信號(hào)上升沿的觸發(fā)信號(hào)，另一個(gè)多路選擇器輸出信號(hào)的下降沿作為脈沖信號(hào)下降沿的觸發(fā)信號(hào)。
2.根據(jù)權(quán)利要求1所述的數(shù)字脈寬調(diào)制器電路，其特征在于η=4，即環(huán)路振蕩器電路有4個(gè)數(shù)字控制延遲單元D1—D4，所述的脈沖輸出電路包括兩個(gè)4選1的多路選擇器A、 B，和一個(gè)RS觸發(fā)器；其中數(shù)字控制延遲單元Dl的輸出Ql接數(shù)字控制延遲單元D2的輸入端，數(shù)字控制延遲單元 D2的輸出Ql接數(shù)字控制延遲單元D3的輸入端，依次類(lèi)推，最后一個(gè)數(shù)字控制延遲單元D4 的輸出Q4接反相器的輸入和第五數(shù)字控制延遲單元D5的輸入端，反相器的輸出QO接數(shù)字控制延遲單元Dl的輸入端和D觸發(fā)器的D輸入端；第五數(shù)字控制延遲單元D5的輸出Q5接 D觸發(fā)器的C輸入端，D觸發(fā)器的輸出接邏輯判決器的輸入端，邏輯判決器的輸出和寄存器的輸出相加，然后將新的結(jié)果存入到寄存器中，同時(shí)新的結(jié)果作為控制信號(hào)反饋到每個(gè)數(shù)字控制延遲單元中，控制每個(gè)數(shù)字控制延遲單元的下降沿的延遲時(shí)間；數(shù)字控制延遲單元 Dl的輸出Ql接多路選擇器A的3輸入端，數(shù)字控制延遲單元D2的輸出Q2接多路選擇器A 的2輸入端，數(shù)字控制延遲單元D3的輸出Q3接多路選擇器A的1輸入端，數(shù)字控制延遲單元D4的輸出Q4接多路選擇器A的0輸入端；反相器的輸出QO接多路選擇器B的0輸入端，數(shù)字控制延遲單元Dl的輸出Ql接多路選擇器B的1輸入端，數(shù)字控制延遲單元D2的輸出Q2接多路選擇器B的2輸入端，數(shù)字控制延遲單元D3的輸出Q3接多路選擇器B的3 輸入端；多路選擇器A的輸出接RS觸發(fā)器的S輸入端，多路選擇器B的輸出接RS觸發(fā)器的負(fù)R輸入端，RS觸發(fā)器輸出所需要的脈寬調(diào)制信號(hào)。
全文摘要
本發(fā)明屬于集成電路設(shè)計(jì)技術(shù)領(lǐng)域，具體是一種可減小功耗和芯片面積的數(shù)字脈寬調(diào)制器電路。該電路由環(huán)路振蕩器、數(shù)字鎖相環(huán)控制器和脈沖輸出電路等組成；其中，脈沖輸出電路包括兩個(gè)多路選擇器和一個(gè)RS觸發(fā)器；環(huán)路振蕩器包括多個(gè)數(shù)字控制延遲單元和反相器，每個(gè)延遲單元的輸出都連接到多路選擇器，然后根據(jù)輸入數(shù)字控制位來(lái)選通多路選擇器，多路選擇器的輸出觸發(fā)RS觸發(fā)器，從而得到所需要寬度的脈沖信號(hào)。與一般的數(shù)字脈寬調(diào)制器相比，本發(fā)明減少了所需要的延遲單元，因而可減小功耗和面積。
文檔編號(hào)H03L7/18GK102386916SQ201110281460
公開(kāi)日2012年3月21日 申請(qǐng)日期2011年9月21日 優(yōu)先權(quán)日2011年9月21日
發(fā)明者劉曉露, 沈仲漢, 王偉威, 談熙, 閆娜, 閔昊 申請(qǐng)人:復(fù)旦大學(xué)