降低芯片系統(tǒng)功耗的方法、裝置及智能變電站調(diào)試儀的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于芯片技術(shù)，涉及芯片功耗降低方法、裝置，以及使用上述方法、裝置所 實(shí)現(xiàn)的便攜式設(shè)備，尤其是智能變電站調(diào)試系統(tǒng)。
【背景技術(shù)】
[0002] 智能變電站是智能電網(wǎng)的重要基礎(chǔ)和支撐，對(duì)于智能化變電站而言，由于一次設(shè) 備信號(hào)變換、信號(hào)采集、控制方式，以及信號(hào)傳輸、全站通信網(wǎng)絡(luò)模型等方面均發(fā)生了較大 變化，常規(guī)變電站運(yùn)維技術(shù)與調(diào)試設(shè)備已不能滿足智能變電站的發(fā)展需求。智能變電站調(diào) 試中，傳統(tǒng)二次回路已不存在，只需測(cè)量數(shù)字信號(hào)正確與否，減少了現(xiàn)場(chǎng)試驗(yàn)工作量，但是 增加了各種基于IEC61850標(biāo)準(zhǔn)的IED的試驗(yàn)內(nèi)容，包括對(duì)象模型、通信模型及服務(wù)模型的 測(cè)試。對(duì)包括繼電保護(hù)設(shè)備、合并單元、智能終端、通信系統(tǒng)、時(shí)間同步系統(tǒng)等在內(nèi)的智能變 電站IED設(shè)備和變電站監(jiān)控系統(tǒng)的調(diào)試與運(yùn)行維護(hù)都是新的和重要的發(fā)展方向。因此，為 了滿足上述工作的需要，迫切需要開發(fā)便攜式智能變電站調(diào)試儀。
[0003] 包括便攜式智能變電站調(diào)試儀在內(nèi)的調(diào)試儀，為了增加調(diào)試儀的續(xù)航能力，降低 儀器硬件上的功耗是重要手段之一。傳統(tǒng)的基于FPGA+DSP芯片的產(chǎn)品設(shè)計(jì)完成后，其功耗 是固定的，從而導(dǎo)致其功耗不能有效降低。對(duì)于這類設(shè)備中，F(xiàn)PGA和DSP正常工作中的功 耗包括： FPGA芯片的功耗主要包括：浪涌功耗--當(dāng)基于SRAM的FPGA芯片通電時(shí)，就會(huì)引起 電流尖峰，這是因?yàn)橐资許RAM晶體管最初的邏輯狀態(tài)不確定。這種電流就是浪涌電流， 并且為數(shù)百毫安級(jí)。基于Flash的FPGA由于采用了 "上電即寫入（LAPU)"的配置方式，因 此浪涌功耗非常小。配置功耗一一配置功耗發(fā)生在SRAM FPGA芯片寫入程序的時(shí)候，這個(gè) 時(shí)候系統(tǒng)加電啟動(dòng)并從flash或者EEPROM存儲(chǔ)器中下載比特流數(shù)據(jù)。通常配置時(shí)間為幾 百毫秒，并且電流強(qiáng)度為數(shù)百毫安。后編程靜態(tài)功耗一一該功耗是由于FPGA芯片上大量的 晶體管在器件沒有進(jìn)行任何工作時(shí)也會(huì)出現(xiàn)少量的漏電流。這種漏電流在采用深亞微米技 術(shù)制造的器件中占到了功耗量的很大一部分。而基于Flash的FPGA芯片不需要任何"保 持電流"來維持配置數(shù)據(jù)，因此與其他任何類型的FPGA芯片相比，其靜態(tài)功耗都是最低的。 動(dòng)態(tài)功耗一一該功耗是器件正在工作的時(shí)候邏輯單元的開關(guān)電流引起的。動(dòng)態(tài)功耗與工作 電壓和開關(guān)頻率成正比；但是如何在不影響芯片工作性能的前提下，控制好其開關(guān)頻率是 一個(gè)棘手的問題，尤其是，如何根據(jù)其工作情況，動(dòng)態(tài)、合理地控制其開關(guān)頻率更是一個(gè)懸 而未決的難題。
[0004] 而DSP芯片工作中的功耗包括：動(dòng)態(tài)功耗一當(dāng)邏輯門發(fā)生邏輯狀態(tài)轉(zhuǎn)換并產(chǎn)生內(nèi) 部結(jié)點(diǎn)充電所需的開關(guān)電流以及P通道及N通道同時(shí)暫態(tài)開啟引起直通電流時(shí)，就會(huì)出現(xiàn) 動(dòng)態(tài)功耗，其可通過公式尸=(其中，Cpd為動(dòng)態(tài)電容，F(xiàn)為開關(guān)頻率，V。。為電 源電壓。其中動(dòng)態(tài)功耗與開關(guān)頻率呈線性關(guān)系)估算其近似值。靜態(tài)功耗一由于CMOS晶體 管存在的各種泄漏造成。端口外設(shè)功耗一例如：I2C，UART，RTC，SPI，EMIFA，USB等模塊的啟 用，也會(huì)增加 DSP的功耗。
[0005] 正如述所述，由于芯片的部分功耗是芯片本身的結(jié)構(gòu)特性所決定的，無法通過外 在的技術(shù)手段所改變，因此，作為基于FPGA+DSP芯片系統(tǒng)所設(shè)計(jì)的便攜儀器，對(duì)芯片動(dòng)態(tài) 功耗的控制成為具體應(yīng)用中實(shí)現(xiàn)降低其功耗的可行手段；但是如何實(shí)現(xiàn)相應(yīng)的功耗控制也 沒有得到有效解決。
[0006] 此外，由于FPGA和DSP正在越來越廣泛地應(yīng)用于智能手機(jī)、媒體播放器、游戲機(jī)、 衛(wèi)星導(dǎo)航設(shè)備以及數(shù)碼相機(jī)/攝像機(jī)等便攜式設(shè)備當(dāng)中，對(duì)于便攜式消費(fèi)電子設(shè)備以及醫(yī) 療、工業(yè)，甚至軍事便攜設(shè)備來說，有效降低基于FPGA+DSP芯片系統(tǒng)的功耗對(duì)于提升便攜 設(shè)備的性能和續(xù)航能力，實(shí)現(xiàn)其更佳廣泛的應(yīng)用奠定基礎(chǔ)；因此，有效解決FPGA+DSP芯片 系統(tǒng)的功耗問題，即是現(xiàn)在沒有有效解決的技術(shù)難題，也具有廣泛的應(yīng)用需求，具有較大的 研究?jī)r(jià)值和實(shí)踐意義。

【發(fā)明內(nèi)容】

[0007] 針對(duì)上述不足，本發(fā)明所要解決的技術(shù)問題在于提供一種能夠降低芯片系統(tǒng)功耗 的方法，裝置；進(jìn)一步地，實(shí)現(xiàn)降低基于FPGA+DSP芯片系統(tǒng)的動(dòng)態(tài)功耗方法、裝置。
[0008] 以及，應(yīng)用所述降低芯片系統(tǒng)功耗的方法、裝置所實(shí)現(xiàn)的智能變電站調(diào)試儀器。
[0009] 為了上述目的，本發(fā)明的技術(shù)思想是，為了降低兩個(gè)以上芯片構(gòu)成的芯片系統(tǒng)的 功耗，通過各個(gè)芯片之間的數(shù)據(jù)信息予以交換，相互控制對(duì)方的工作，以保證使用芯片系統(tǒng) 的設(shè)備在整個(gè)工作過程中達(dá)到最優(yōu)功耗。
[0010] 本發(fā)明所采用技術(shù)方案包括： 一種降低芯片系統(tǒng)功耗的方法，用于降低芯片系統(tǒng)的功耗，所述芯片系統(tǒng)包括至少兩 片建立通信鏈路的芯片，包括步驟： (1) 監(jiān)測(cè)芯片系統(tǒng)接收的數(shù)據(jù)，判斷芯片系統(tǒng)中各芯片的工作狀態(tài)； (2) 根據(jù)所述工作狀態(tài)，控制各芯片的系統(tǒng)時(shí)鐘，和/或，調(diào)整芯片上相關(guān)端口的工作 狀態(tài)；所述系統(tǒng)時(shí)鐘為頻率可變的動(dòng)態(tài)系統(tǒng)時(shí)鐘，所述動(dòng)態(tài)時(shí)鐘的頻率與其工作狀態(tài)相適 應(yīng)。
[0011] 所述方法具體包括， 第一芯片收到第一數(shù)據(jù)，并進(jìn)行解析； 第一芯片根據(jù)所述數(shù)據(jù)情況，確定第二芯片的工作狀態(tài)，控制第一芯片的系統(tǒng)時(shí)鐘頻 率，關(guān)閉不需要工作的模塊； 第一芯片根據(jù)擬發(fā)送第二芯片的數(shù)據(jù)，確定第二芯片的工作狀態(tài)，并生成提供給第二 芯片的時(shí)鐘，并將時(shí)鐘信號(hào)發(fā)送到第二芯片；第二芯片獲得時(shí)鐘信號(hào)，作為第二芯片的系統(tǒng) 時(shí)鐘，控制DSP工作； 第一芯片將相關(guān)數(shù)據(jù)發(fā)送到第二芯片，第二芯片收到數(shù)據(jù)，根據(jù)所述數(shù)據(jù)情況，關(guān)閉第 二芯片連接的不使用的外設(shè)，將其自動(dòng)調(diào)節(jié)為空閑狀態(tài)； 第二芯片處理數(shù)據(jù)；完成數(shù)據(jù)處理后第二芯片自動(dòng)進(jìn)入空閑狀態(tài)。
[0012] 優(yōu)選地，具體包括， 第二芯片收到第二數(shù)據(jù)，并進(jìn)行解析； 第二芯片將數(shù)據(jù)發(fā)送到第一芯片，第一芯片收到數(shù)據(jù)，根據(jù)所述數(shù)據(jù)情況，確定第二芯 片的工作狀態(tài)，控制第一芯片的系統(tǒng)時(shí)鐘頻率，關(guān)閉不需要工作的模塊； 第一芯片根據(jù)收到的數(shù)據(jù)確定第二芯片的工作狀態(tài)，并生成提供給第二芯片的時(shí)鐘， 并將時(shí)鐘信號(hào)發(fā)送到第二芯片；第二芯片獲得時(shí)鐘信號(hào)，作為第二芯片的系統(tǒng)時(shí)鐘，控制 DSP工作； 第二芯片關(guān)閉第二芯片連接的不使用的外設(shè)，將其自動(dòng)調(diào)節(jié)為空閑狀態(tài)； 第二芯片處理數(shù)據(jù)； 完成數(shù)據(jù)處理后第二芯片自動(dòng)進(jìn)入空閑狀態(tài)。
[0013] 優(yōu)選地，所述第一芯片連接一晶振，所述晶振為第一芯片提供一基準(zhǔn)信號(hào)；所述第 一芯片的系統(tǒng)時(shí)鐘頻率和送到第二芯片的時(shí)鐘信號(hào)的頻率均由第一芯片根據(jù)所述晶振提 供的基準(zhǔn)信號(hào)進(jìn)行分頻、或倍頻產(chǎn)生。
[0014] 優(yōu)選地，分別根據(jù)芯片系統(tǒng)不同芯片的性能需求，預(yù)設(shè)多個(gè)等級(jí)，在不同的工作狀 態(tài)下，向不同芯片提供不同頻率的時(shí)鐘信號(hào)作為其系統(tǒng)時(shí)鐘、工作時(shí)鐘。
[0015] 優(yōu)選地，為所述第一芯片預(yù)設(shè)的時(shí)鐘頻率包括OMHz、10MHzUOOMHz ;為所述第二 芯片預(yù)設(shè)的時(shí)鐘頻率包括2MHz、12MHz、24MHz。
[0016] 一種低功耗裝置，包括多芯片系統(tǒng)，所述多芯片系統(tǒng)包括建立通信鏈路的第一芯 片、第二芯片及其外圍電路，以及一與所述第一芯片連接的晶振，所述晶振為所述第一芯片 提供基準(zhǔn)信號(hào)；所述第一芯片根據(jù)所述基準(zhǔn)信號(hào)產(chǎn)生自身的動(dòng)態(tài)系統(tǒng)時(shí)鐘，以及為第二芯 片提供動(dòng)態(tài)時(shí)鐘信號(hào)； 所述第一芯片包括數(shù)據(jù)采集單元、數(shù)據(jù)解析單元、數(shù)據(jù)監(jiān)測(cè)單元、數(shù)據(jù)接收單元、數(shù)據(jù) 發(fā)送單元、時(shí)鐘控制單元、時(shí)鐘生成單元；其中： 數(shù)據(jù)采集單元，采集獲得所述端口接收并到第一芯片的數(shù)據(jù)；所示數(shù)據(jù)采集單元包括 時(shí)序電路，為第一數(shù)據(jù)端口的工作提供相應(yīng)頻率的時(shí)鐘信號(hào)，所述時(shí)鐘信號(hào)符合相應(yīng)的數(shù) 據(jù)采集需要；每個(gè)數(shù)據(jù)端口分別對(duì)應(yīng)不同的數(shù)據(jù)采集單元； 數(shù)據(jù)解析單元，對(duì)時(shí)序電路轉(zhuǎn)送來的數(shù)據(jù)進(jìn)行解析，以便于第一芯片進(jìn)行處理； 數(shù)據(jù)監(jiān)測(cè)單元，對(duì)第一芯片所接收的數(shù)據(jù)進(jìn)行監(jiān)測(cè)，所述數(shù)據(jù)包括來源于數(shù)據(jù)解析單 元、數(shù)據(jù)接收單元所收到的數(shù)據(jù)； 數(shù)據(jù)接收單元，與第二芯片的TXD連接，接收第二芯片通過TXD送來的數(shù)據(jù)； 數(shù)據(jù)發(fā)送單元，與第二芯片的RXD連接，通過RXD向第二芯片發(fā)送數(shù)據(jù)； 時(shí)鐘控制單元，用于根據(jù)芯片的工作狀態(tài)控制時(shí)鐘生成單元產(chǎn)生不同頻率的時(shí)鐘信 號(hào)，即控制時(shí)鐘生成單元生成相應(yīng)的動(dòng)態(tài)時(shí)鐘； 時(shí)鐘生成單元，用于生成動(dòng)態(tài)時(shí)鐘，對(duì)外提供給第二芯片，對(duì)內(nèi)提供給第一芯片，作為 其系統(tǒng)時(shí)鐘；對(duì)外與第二芯片的CLK連接；在時(shí)鐘控制單元的控制下，基于外部晶振生成相 應(yīng)頻率的時(shí)鐘信號(hào)，并分別提供給第一芯片、第二芯片，分別作為其系統(tǒng)時(shí)鐘；包括分別向 時(shí)序電路發(fā)送相應(yīng)頻率的時(shí)鐘信號(hào)； 所述第二芯片包括數(shù)據(jù)發(fā)送模塊、數(shù)據(jù)采集單元、時(shí)鐘接收模塊、端口控制模塊；其 中： 數(shù)據(jù)發(fā)送模塊，與第二芯片的TXD相連，向第一芯片發(fā)送數(shù)據(jù)； 數(shù)據(jù)采集單元，與第二芯片的RXD相連，接收第一芯片發(fā)送來的數(shù)據(jù)； 時(shí)鐘接收模塊，與第二芯片的CLK相連，接收來自第一芯片上時(shí)鐘生成單元送來的時(shí) 鐘信號(hào)，所述時(shí)鐘信號(hào)作為第二芯片的系統(tǒng)時(shí)鐘； 端口控制模塊，控制第二數(shù)據(jù)端口的工作狀態(tài)，包括啟動(dòng)和關(guān)閉所述第二數(shù)據(jù)端口。
[0017] 智能變電站調(diào)試儀，包括，建立通信連接的第一芯片、第二芯片構(gòu)成的芯片系統(tǒng)， 以及前端數(shù)據(jù)采集單元，所述前端數(shù)據(jù)采集單元與所述第一芯片連接，所述芯片系統(tǒng)采用 上述的低功耗裝置。
[0018] 優(yōu)選地，所述第一芯片為FPGA芯片，第二芯片為DSP芯片，所述芯片間建立雙口 RAM及串口通信鏈路； 所述的FPGA芯片用于數(shù)據(jù)的采集，DSP芯片用于數(shù)字信號(hào)的處理；所述FPGA芯片通過 內(nèi)部的時(shí)序電路連接前端數(shù)據(jù)采集單元，所述前端數(shù)據(jù)采集單元包括采樣口 5組光以太網(wǎng) 口、1組電以太網(wǎng)口，1組B碼接口等端口，每個(gè)接口（端口 )連接一時(shí)序電路；所述端口采用 61580協(xié)議與合并器連接，采集獲取智能變電站網(wǎng)絡(luò)報(bào)文數(shù)據(jù)，并送到FPGA芯片； FPGA與DSP采用串口和雙口 RAM建立雙向通訊連接，實(shí)現(xiàn)二者的數(shù)據(jù)交換； 所示DSP進(jìn)行數(shù)據(jù)信息的處理，DSP連接USB接口、網(wǎng)口（如RJ45接口）、外接串口、液 晶觸摸屏，液晶觸摸屏通過人機(jī)界面實(shí)現(xiàn)人機(jī)交互信息的收發(fā)，實(shí)現(xiàn)人機(jī)交互。
[0019] 優(yōu)選地，所述B碼接口用于獲得智能變電站的時(shí)鐘同步信號(hào)； USB接口用于同外部存儲(chǔ)U盤進(jìn)行數(shù)據(jù)交換； 網(wǎng)口用于連接電腦的網(wǎng)絡(luò)接口，與電腦進(jìn)行基于TCP/IP協(xié)議的數(shù)據(jù)交換； 外接串口，其9芯中的第2, 3, 5芯同電腦連接，與電腦進(jìn)行基于串口協(xié)議的數(shù)據(jù)交換； 外接串口的其余芯線用于進(jìn)行測(cè)試功能的擴(kuò)展。
[0020] 本發(fā)明能根據(jù)芯片系統(tǒng)的運(yùn)行情況，實(shí)時(shí)調(diào)整芯片系統(tǒng)(兩片及兩片以上芯片及 其外圍電路構(gòu)成的多芯片系統(tǒng)）的功耗，在保障芯片系統(tǒng)性能的前提下，有效降低芯片系統(tǒng) 的整體功耗，尤其是芯片系統(tǒng)的動(dòng)態(tài)功耗。進(jìn)一步地，為了更好地說明本發(fā)明，在下述將結(jié) 合【具體實(shí)施方式】對(duì)本發(fā)明的有效效果等進(jìn)行相應(yīng)的具體闡述和說明。
【附圖說明】
[0021] 為了更清楚地描述本發(fā)明所涉及的相關(guān)技術(shù)方案，下面將其涉及的附圖予以簡(jiǎn)單 說明，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人 員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其它的附圖。
[0022] 圖1本發(fā)明低功耗裝置的結(jié)構(gòu)示意圖； 圖2本發(fā)明低功耗裝置的具體實(shí)現(xiàn)方式的硬件結(jié)構(gòu)框圖； 圖3圖2所示低功耗裝置中FPGA(作為第一芯片）接收數(shù)據(jù)時(shí)的工作流程圖； 圖4圖2所示低功耗裝置中DSP (作為第二芯片）接收數(shù)據(jù)時(shí)