專利名稱：脈沖產(chǎn)生電路及方法、基準電壓產(chǎn)生及其推動電路及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路設(shè)計領(lǐng)域，特別涉及脈沖產(chǎn)生電路及方法、基準電壓產(chǎn)生電路及 其推動電路及方法。
背景技術(shù)：
在對存儲器的字線進行讀操作的時候，需要一基準電壓，如圖1所示，現(xiàn)有的一種 基準電壓產(chǎn)生電路包括補償電路1、鉗位電路2和推動電路3，基準電壓節(jié)點Voutl的電壓 為所述基準電壓。請參閱圖1，補償電路1包括連接第一電源vdda的輸入端，接收第一使能信號Em 的控制端和輸出控制電壓的輸出端。鉗位電路2包括第二晶體管21 (第二晶體管21為PMOS 晶體管)，該第二晶體管21的源極連接基準電壓節(jié)點Voutl和補償電路1的輸出端，漏極接 地，柵極接第二電源vddb。請參閱圖2并結(jié)合圖1，推動電路3包括脈沖產(chǎn)生電路31和PMOS晶體管32。脈 沖產(chǎn)生電路31包括延遲網(wǎng)絡(luò)311、反相器312和邏輯單元313。延遲網(wǎng)絡(luò)311為RC延遲網(wǎng) 絡(luò)，該延遲網(wǎng)絡(luò)311的輸出端與反相器312的輸入端連接。反相器312的輸出端與邏輯單 元313的一個輸入端連接。邏輯單元313的另一個輸入端接收輸入至延遲網(wǎng)絡(luò)311輸入端 的第二使能信號EN2。邏輯單元313的輸出端為脈沖產(chǎn)生電路31的輸出端，也即，邏輯單元 313的輸出端與PMOS晶體管32的柵極連接。PMOS晶體管32的源極連接第一電源vdda， PMOS晶體管32的漏極連接基準電壓節(jié)點Voutl。請參閱圖1，現(xiàn)有基準電壓的產(chǎn)生過程是第一使能信號Em開啟補償電路1，在 第一電源vdda的作用下，補償電路1的輸出端輸出的控制電壓上升，即補償電路1對基準 電壓節(jié)點Voutl進行充電，隨著基準電壓節(jié)點Voutl的電壓上升，鉗位電路2的第二晶體管 21的柵極與源極之間的電壓(也就是vddb-Voutl)減小到小于該晶體管的閾值電壓Vt， 從而，第二晶體管21導(dǎo)通，導(dǎo)通后，基準電壓節(jié)點Voutl的電壓等于第二電源vddb的電壓 (第二晶體管21的柵極電壓)與第二晶體管21的閾值電壓Vt的絕對值之和(Voutl = vddb+1 Vt I)。但是，通過補償電路1對基準電壓節(jié)點Voutl充電而導(dǎo)通第二晶體管21并使得基 準電壓節(jié)點Voutl的電壓=vddb+1 Vt I，上述過程非常緩慢，因此，通過設(shè)置推動電路3來加 速這一過程，使得基準電壓節(jié)點Voutl的電壓快速的升高并穩(wěn)定在vddb+|Vt|。請參閱圖 1、圖2并結(jié)合圖3，推動電路3的工作過程如下在補償電路1對基準電壓節(jié)點Voutl充電 的過程中，延遲網(wǎng)絡(luò)311對第二使能信號EN2進行延遲，延遲后的信號被反相器312反相而 獲得反相信號INV，接著，邏輯單元313對反相器312輸出的反相信號INV和所述第二使能 信號EN2進行與非運算，從而，獲得脈沖信號Pulse，該脈沖信號Pulse使得PMOS晶體管32 打開，從而，在推動電路3和補償電路1的共同作用下，基準電壓節(jié)點Voutl的電壓快速的 升高而使得鉗位電路2的第二晶體管21導(dǎo)通，最終使得基準電壓節(jié)點Voutl的電壓快速的 升高并穩(wěn)定在vddb+1 Vt |。
然而，上述電路中，當(dāng)?shù)谝浑娫磛dda的電壓和第二電源vddb的電壓較小的時候， 推動電路3對基準電壓節(jié)點Voutl的電壓的增強作用有限，會使基準電壓節(jié)點Voutl驅(qū)動 不足(under driven)；而當(dāng)?shù)谝浑娫磛dda的電壓和第二電源vddb的電壓較大時，推動電 路3對基準電壓節(jié)點Voutl的電壓的增強作用很大，會使基準電壓節(jié)點Voutl過驅(qū)動(over driven)0另外，能夠迅速地產(chǎn)生預(yù)定電位的升壓脈沖產(chǎn)生電路還可以參考中國專利申請第 96119753. 6 號。

發(fā)明內(nèi)容
本發(fā)明解決的是基準電壓的節(jié)點過驅(qū)動或者驅(qū)動不足的問題。為解決上述問題，本發(fā)明提供一種脈沖產(chǎn)生電路，該脈沖產(chǎn)生電路包括延遲網(wǎng)絡(luò) 和邏輯單元，延遲網(wǎng)絡(luò)由供電電源提供工作電壓，對輸入信號進行延遲，產(chǎn)生延遲信號，所 述延遲信號相對于輸入信號的延遲時間隨所述供電電源的電壓升高而減小，隨所述供電電 源的電壓降低而增大；邏輯單元對所述輸入信號和延遲信號進行邏輯運算，產(chǎn)生脈沖信號， 所述脈沖信號的寬度為所述延遲信號相對于輸入信號的延遲時間?？蛇x地，所述延遲網(wǎng)絡(luò)包括第一延遲單元和第二延遲單元，所述供電電源包括第 一電源和第二電源；所述第一延遲單元由第二電源提供工作電壓，對所述輸入信號進行延 遲，產(chǎn)生中間信號，該中間信號相對于輸入信號的延遲時間隨所述第二電源的電壓升高而 減小，隨所述第二電源的電壓降低而增大；所述第二延遲單元由第一電源提供工作電壓，對 所述中間信號進行延遲，產(chǎn)生所述延遲信號，該延遲信號相對于中間信號的延遲時間隨所 述第一電源的電壓升高而減小，隨所述第一電源的電壓降低而增大?？蛇x地，所述第一延遲單元和第二延遲單元分別包括多個級聯(lián)的CMOS反相器，所 述第一延遲單元和第二延遲單元的CMOS反相器的工作電壓分別由所述第二電源和第一電 源提供，所述第一延遲單元和第二延遲單元的CMOS反相器的個數(shù)總和為奇數(shù)個，所述邏輯 單元為兩輸入端的與非門?？蛇x地，所述延遲網(wǎng)絡(luò)包括第一延遲單元、電平轉(zhuǎn)換單元和第二延遲單元，所述供 電電源包括第一電源和第二電源；所述第一延遲單元由第二電源提供工作電壓，對所述輸 入信號進行延遲，產(chǎn)生第一中間信號，該第一中間信號相對于輸入信號的延遲時間隨所述 第二電源的電壓升高而減小，隨所述第二電源的電壓降低而增大；所述電平轉(zhuǎn)換單元轉(zhuǎn)換 所述第一中間信號的電壓，產(chǎn)生第二中間信號；所述第二延遲單元由第一電源提供工作電 壓，對所述第二中間信號進行延遲，產(chǎn)生所述延遲信號，該延遲信號相對于第二中間信號的 延遲時間隨所述第一電源的電壓升高而減小，隨所述第一電源的電壓降低而增大?？蛇x地，所述第一延遲單元和第二延遲單元分別包括多個級聯(lián)的CMOS反相器，所 述第一延遲單元和第二延遲單元的CMOS反相器的工作電壓分別由所述第一電源和第二電 源提供，所述第一延遲單元和第二延遲單元的CMOS反相器的個數(shù)總和為奇數(shù)個，所述邏輯 單元為兩輸入端的與非門。本發(fā)明還提供一種基準電壓的推動電路，該推動電路包括前述的脈沖產(chǎn)生電路和 晶體管，該脈沖產(chǎn)生電路用于產(chǎn)生控制所述晶體管導(dǎo)通的脈沖信號，在所述脈沖信號開啟 所述晶體管時，所述晶體管輸出推動電壓，所述推動電壓縮短基準電壓節(jié)點的電壓上升的時間。本發(fā)明還提供一種基準電壓產(chǎn)生電路，包括補償電路、鉗位電路和所述的推動電路?？蛇x地，所述補償電路包括輸入端、輸出端和控制端，所述輸入端連接第一電源， 所述輸出端連接所述基準電壓節(jié)點，所述補償電路根據(jù)輸入控制端的使能信號和第一電源 而在輸出端輸出控制電壓，所述控制電壓用于開啟所述鉗位電路；所述鉗位電路包括第二 晶體管，該第二晶體管的柵極連接第二電源，源極連接所述基準電壓節(jié)點，漏極接地。本發(fā)明還提供一種脈沖產(chǎn)生方法包括對輸入信號進行延遲，產(chǎn)生延遲信號，該延 遲信號相對于輸入信號的延遲時間隨供電電源的電壓升高而減小，隨所述供電電源的電壓 降低而增大；對所述輸入信號和延遲信號進行邏輯運算，產(chǎn)生脈沖信號，所述脈沖信號的寬 度為所述延遲信號相對于輸入信號的延遲時間。本發(fā)明還提供一種基準電壓的推動方法，該方法采用前述的脈沖產(chǎn)生方法產(chǎn)生脈 沖信號；用所述脈沖信號控制晶體管的開或關(guān)，在所述脈沖信號開啟所述晶體管時，所述晶 體管輸出推動電壓，所述推動電壓縮短基準電壓節(jié)點的電壓上升的時間。另外，本發(fā)明還提供一種基準電壓的推動方法的基準電壓產(chǎn)生方法。
與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是1、由于延遲信號相對于輸入信號的延遲時間隨所述供電電源的電壓升高而減小， 隨所述供電電源的電壓降低而增大；因此，當(dāng)對所述輸入信號和延遲信號進行邏輯運算，產(chǎn) 生脈沖信號的脈沖寬度會隨著所述供電電源電壓的升高而變窄，隨著供電電源電壓的降低 而變寬，所以，在補償電路采用較大的電壓對節(jié)點充電時，推動電路的脈沖產(chǎn)生電路產(chǎn)生的 脈沖信號的脈寬較窄，推動電路對節(jié)點的增壓作用較弱，基準電壓的節(jié)點不會被過驅(qū)動。反 之，當(dāng)補償電路采用較小的電壓對節(jié)點充電時，推動電路的脈沖產(chǎn)生電路產(chǎn)生的信號的脈 寬較寬，推動電路對節(jié)點的增壓作用較強，基準電壓的節(jié)點也不會驅(qū)動不足。2、由于脈沖產(chǎn)生電路還包括有電平轉(zhuǎn)換單元，這樣，當(dāng)?shù)谝谎舆t單元的輸出電平 與第二延遲單元的輸入電平不一致時，電平轉(zhuǎn)換單元能夠?qū)⒌谝谎舆t單元的輸出電平轉(zhuǎn)換 為適合第二延遲單元的輸入電平。


圖1是現(xiàn)有技術(shù)的一種基準電壓產(chǎn)生電路的結(jié)構(gòu)示意圖；圖2是圖1所示脈沖產(chǎn)生電路的結(jié)構(gòu)示意；圖3是圖2所示第二使能信號EN2、反相信號INV和脈沖信號Pulse的時序關(guān)系 圖；圖4是本發(fā)明實施例的脈沖產(chǎn)生電路的電路圖；圖5是本發(fā)明實施例基準電壓產(chǎn)生電路的電路圖；圖6是在供電電源的電壓較大時，圖4所示第二使能信號EN2、反相信號INV2和脈 沖信號Pulse2的時序關(guān)系圖；圖7是在供電電源的電壓較小時，圖4所示第二使能信號EN2、反相信號INV2和脈 沖信號Pulse2的時序關(guān)系圖。
具體實施例方式本發(fā)明的發(fā)明人發(fā)現(xiàn)，參考圖1，當(dāng)鉗位電路2的第二電源vddb的電壓和補償電 路1的第一電源vdda的電壓較高時，需要緩慢的上拉基準電壓節(jié)點Voutl的電壓，以避免 因上拉過快而導(dǎo)致基準電壓節(jié)點Voutl過驅(qū)動；而當(dāng)鉗位電路2的第二電源vddb的電壓和 補償電路1的第一電源vdda的電壓較低時，需要快速的上拉基準電壓節(jié)點Voutl的電壓， 以避免因上拉過慢而導(dǎo)致基準電壓節(jié)點Voutl驅(qū)動不足(under driven)。但是，現(xiàn)有的延遲網(wǎng)絡(luò)311采用RC延遲網(wǎng)絡(luò)，由于RC延遲網(wǎng)絡(luò)的延遲時間與電阻 和電容有關(guān)，延遲時間不能變化，使得不論鉗位電路2的第二電源vddb的電壓和補償電路 1的第一電源vdda的電壓較高或者低，推動電路3都以固定時間上拉基準電壓節(jié)點Voutl 的電壓，這樣，將導(dǎo)致基準電壓節(jié)點Voutl過驅(qū)動或者驅(qū)動不足。因此，如果脈沖產(chǎn)生電路產(chǎn)生的脈沖信號的脈寬可以隨著脈沖產(chǎn)生電路的供電電 源電壓而變化，利用包括這樣的脈沖產(chǎn)生電路的推動電路推動基準電壓可以解決對基準電 壓的節(jié)點過驅(qū)動或者驅(qū)動不足的問題。為此，本發(fā)明提供了一種脈沖產(chǎn)生電路，該脈沖產(chǎn)生電路包括延遲網(wǎng)絡(luò)和邏輯單 元，延遲網(wǎng)絡(luò)由供電電源提供工作電壓并對輸入信號進行延遲，產(chǎn)生延遲信號，所述延遲信 號相對于輸入信號的延遲時間隨所述供電電源的電壓升高而減小，隨所述供電電源的電壓 降低而增大；邏輯單元對所述輸入信號和延遲信號進行邏輯運算，產(chǎn)生脈沖信號，所述脈沖 信號的寬度為所述延遲信號相對于輸入信號的延遲時間。對應(yīng)的，本發(fā)明還提供一種脈沖產(chǎn)生方法包括對輸入信號進行延遲，產(chǎn)生延遲信 號，該延遲信號相對于輸入信號的延遲時間隨供電電源的電壓升高而減小，隨所述供電電 源的電壓降低而增大；對所述輸入信號和延遲信號進行邏輯運算，產(chǎn)生脈沖信號，所述脈沖 信號的寬度為所述延遲信號相對于輸入信號的延遲時間。下面結(jié)合附圖和實施例對本發(fā)明實施方式進行詳細的說明。本實施例中，與背景 技術(shù)相同名稱的元件采用同一標號。請參閱圖4、圖5并結(jié)合圖1，本實施例的脈沖產(chǎn)生電路31包括邏輯單元313、第一 延遲單元314、第二延遲單元315和電平轉(zhuǎn)換單元316。第一延遲單元314由若干門電路級聯(lián)而成，例如，門電路可以是CMOS反相器3141， 第一延遲單元314的第一級CMOS反相器3141的輸入端接收第二使能信號EN2(即脈沖產(chǎn) 生電路的輸入信號)。第一延遲單元314的CMOS反相器3141的工作電壓由第二電源vddb提供。第二延遲單元315也由若干門電路級聯(lián)而成，所述門電路也可以是CMOS反相器 3151。第二延遲單元315的CMOS反相器3151的工作電壓由第一電源vdda提供。第二延 遲單元315可以直接與第一延遲單元314連接，具體是，第二延遲單元315的第一級CMOS 反相器3151與第一延遲單元314的最后一級CMOS反相器3141連接。在本實施例中，為了使得第一延遲單元314的輸出電平與第二延遲單元315的輸 入電平相適應(yīng)，在第一延遲單元314與第二延遲單元315之間連接有電平轉(zhuǎn)換單元316，具 體是，電平轉(zhuǎn)換單元316的輸入端與第一延遲單元314最后一級的CMOS反相器3141的輸出 端連接，電平轉(zhuǎn)換單元316的輸出端與第二延遲單元315的第一級CMOS反相器3141輸入 端連接，而如果第一延遲單元314的輸出電平與第二延遲單元315所要求的輸入電平相適
7應(yīng)，電平轉(zhuǎn)換單元316就不需要采用，即第二延遲單元315直接與第一延遲單元314連接。本實施例中，第一延遲單元314和第二延遲單元315的CMOS反相器的個數(shù)總和為 奇數(shù)個，一方面，對輸入的第二使能信號EN2進行延時；另一方面，對輸入的第二使能信號 EN2進行反相。邏輯單元313可以為兩輸入端的與非門，其中一輸入端與第二延遲單元315的最 后一級CMOS反相器3151連接，另外一輸入端用于接收輸入的第二使能信號EN2，邏輯單元 313的輸出端與PMOS管32的柵極連接。請參閱圖4，本實施例脈沖產(chǎn)生電路的工作過程如下第二使能信號EN2輸入第一延遲單元314的第一 CMOS反相器3141，第一 CMOS反 相器3141將第二使能信號EN2延遲后輸出給第二級CMOS反相器3141，這樣逐級延遲后產(chǎn) 生第一中間信號，該第一中間信號從最后一級CMOS反相器3141的輸出端輸出，此時，電平 轉(zhuǎn)換單元316對第一延遲單元314輸出的第一中間信號進行電平轉(zhuǎn)換而產(chǎn)生第二中間信 號，使得第二中間信號的電平與第二延遲單元315的輸入電平相適應(yīng)，然后，電平轉(zhuǎn)換單元 316將第二中間信號輸入至第二延遲單元315的第一級CMOS反相器3151，當(dāng)然，不需要轉(zhuǎn) 換電平的時候，第一中間信號直接輸入第二延遲單元315的第一級CMOS反相器3151。經(jīng)過 逐級延遲后產(chǎn)生反相信號INV2，反相信號INV2被傳輸至邏輯單元313的一輸入端，邏輯單 元313對第二延遲單元315輸出的反相信號INV2和第二使能信號EN2進行與非運算，獲得 脈沖信號Pulse2。需要指出的是，在CMOS反相器中，當(dāng)CMOS反相器的負載電容一定時，CMOS反相器 的延遲時間隨著CMOS反相器的工作電壓升高而減小，延遲時間隨著工作電壓的降低而增 大。在實際應(yīng)用中，可以根據(jù)需要延遲的時間來分別設(shè)定第一延遲單元314和第二延遲單 元315的CMOS反相器的個數(shù)，但是，為了達到反相的目的，所述第一延遲單元314和第二延 遲單元315的反相器的個數(shù)之和為奇數(shù)個。下面以第二電源vddb提供的電壓變化為例，進一步說明脈沖產(chǎn)生電路的工作過 程結(jié)合圖4和圖6，當(dāng)?shù)诙娫磛ddb的電壓較大時，如大于預(yù)定電壓(通常在此預(yù)定 電壓下，可以正常驅(qū)動基準電壓節(jié)點，即不會驅(qū)動不足或過驅(qū)動)時，第一延遲單元314的 CMOS反相器3141對第二使能信號EN2的延遲減小而產(chǎn)生反相信號INV2(如果圖3顯示的 是第二電源vddb提供的電壓為預(yù)定電壓的情況，則可以理解為圖6的反相信號INV2是圖 3中的反相信號INV向左運動)，邏輯單元313對第二使能信號EN2和反相信號INV2進行 與非運算后產(chǎn)生脈沖信號Pluse2，圖6所示的脈沖信號Pluse2的脈沖寬度比圖3所示的脈 沖信號Pluse的脈沖寬度窄，也就是說，脈沖信號Pluse2的脈沖寬度相對于脈沖信號Pulse 變窄；結(jié)合圖4和圖7，當(dāng)?shù)诙娫磛ddb的電壓較小，如小于預(yù)定電壓時，第一延遲單元 314的CMOS反相器3141對第二使能信號EN2的延遲增大而產(chǎn)生反相信號INV2(可以理解 為圖7的反相信號INV2是圖3中的反相信號INV向右運動)，邏輯單元313對第二使能信 號EN2和反相信號INV2進行與非運算后產(chǎn)生脈沖信號Pluse2，圖7所示的脈沖信號Pluse2 的脈沖寬度比脈沖信號Pluse的脈沖寬度寬，也就是說，脈沖信號Pluse2的脈沖寬度相對 于脈沖信號Pulse變寬。
與上述脈沖產(chǎn)生電路3相對應(yīng)，本發(fā)明提供了一種脈沖產(chǎn)生方法，該方法包括對 輸入信號進行延遲，產(chǎn)生延遲信號，該延遲信號相對于輸入信號的延遲時間隨供電電源的 電壓升高而減小，隨所述供電電源的電壓降低而增大；對所述輸入信號和延遲信號進行邏 輯運算，產(chǎn)生脈沖信號，所述脈沖信號的寬度為所述延遲信號相對于輸入信號的延遲時間。請繼續(xù)參閱圖5和圖4，本實施例的基準電壓產(chǎn)生電路包括補償電路1、鉗位電路 2和推動電路3。所述補償電路1包括輸入端、輸出端和控制端，所述輸入端連接第一電源 vdda，所述輸出端連接所述基準電壓節(jié)點Voutl，所述補償電路1根據(jù)輸入控制端的使能信 號和第一電源vdda而在輸出端輸出控制電壓，所述控制電壓用于開啟所述鉗位電路2; 所述鉗位電路2包括第二晶體管21，該第二晶體管21的柵極連接第二電源vddb，源極連接 所述基準電壓節(jié)點Voutl，漏極接地。推動電路3包括脈沖產(chǎn)生電路31和晶體管32(在本 實施例中晶體管32為PMOS管)，脈沖產(chǎn)生電路31可以為如圖4所示的電路，用于產(chǎn)生控 制晶體管32導(dǎo)通的脈沖信號，本實施例中，所述脈沖信號輸入晶體管32的柵極，晶體管32 的源極連接第一電源vdda，在所述脈沖信號開啟晶體管32時，晶體管32的漏極輸出推動電 壓，所述推動電壓輸入所述基準電壓節(jié)點Voutl，用于縮短基準電壓節(jié)點Voutl的電壓上升 的時間。下面詳細說明基準電壓產(chǎn)生電路產(chǎn)生基準電壓的過程當(dāng)?shù)谝浑娫磛dda的電壓 較大時，補償電路1使得節(jié)點Voutl達到vddb+1 Vt I的時間較短，此時，對推動電路3的推 動需求較小，相應(yīng)地，由于第一電源vdda的電壓較大，使得第二延遲單元315的延遲時間較 小，如前所述，脈沖寬度就小，推動電路3的晶體管32的導(dǎo)通時間就短，因此，推動電路對 基準電壓節(jié)點Voutl增壓作用較小，基準電壓節(jié)點Voutl不會被過充；而當(dāng)?shù)谝浑娫磛dda 的電壓較小時，補償電路1使得基準電壓節(jié)點Voutl達到Vddb+|Vt I的時間較長，此時，對 推動電路3的推動需求較大，相應(yīng)地，由于第一電源vdda的電壓較小，第二延遲單元315 的延遲時間較長，如前所述脈沖寬度較寬，推動電路3的晶體管32的導(dǎo)通時間較長，因此， 推動電路3對基準電壓節(jié)點Voutl的增壓作用強，基準電壓節(jié)點Voutl不會充電不足，當(dāng) 基準電壓節(jié)點Voutl等于vddb+1 Vt I，鉗位電路2的第二晶體管21導(dǎo)通，Voutl始終等于 vddb+|Vt|，從而產(chǎn)生基準電壓；綜上所述，推動電路3的推動能力(增壓作用)能夠隨著第 一延遲單元314的供電電壓的變化而變化。將本實施例的脈沖產(chǎn)生電路31和PMOS晶體管32組成的推動電路3與補償電路 1和鉗位電路2 —起產(chǎn)生基準電壓時，如果第二電源vddb的電壓較大，那么通過補償電路 1對基準電壓節(jié)點Voutl充電的時間較長，但是一般情況下，需要的基準電壓不是太高，因 此，當(dāng)?shù)诙娫磛ddb的電壓較大時，第一延遲單元314的延遲時間較短，如前所述，脈沖信 號Pulse2的脈沖寬度較小，推動電路3的PMOS晶體管32的導(dǎo)通時間短，推動電路3對基 準電壓節(jié)點Voutl的增壓作用小，基準電壓節(jié)點Voutl不會過充；而當(dāng)?shù)诙娫磛ddb的電 壓較小時，補償電路1將基準電壓節(jié)點Voutl充電至vddb+|Vt|的時間就短，此時，由于第 二電源vddb的電壓較小，第一延遲單元314的延遲時間較大，脈沖信號Pulse2的脈沖寬度 較寬，推動電路3的PMOS晶體管32導(dǎo)通的時間長，推動電路3對基準電壓節(jié)點Voutl的增 壓作用大，基準電壓節(jié)點Voutl不會充電不足。綜上所述，可以通過第一延遲單元314或者第二延遲單元315的工作電壓(即供 電電源的電壓)控制延遲網(wǎng)絡(luò)的延遲時間而使得具有該延遲網(wǎng)絡(luò)的脈沖產(chǎn)生電路31的脈沖寬度隨著供電電源的電壓的變化而變化，從而，使得推動電路的晶體管的導(dǎo)通時間發(fā)生 改變，進而，在產(chǎn)生基準電壓的過程中上拉基準電壓時，不會發(fā)生過驅(qū)動或者驅(qū)動不足的情 況。本發(fā)明還提供一種基準電壓的推動電路，該推動電路包括前述脈沖產(chǎn)生電路31 和晶體管32，該推動電路通過脈沖電路產(chǎn)生的脈沖信號控制晶體管32的導(dǎo)通或者截止，在 所述脈沖信號開啟所述晶體管32時，所述晶體管輸出推動電壓，晶體管32導(dǎo)通而縮短基準 電壓節(jié)點的電壓上升的時間，使得基準電壓節(jié)點Voutl快速的穩(wěn)定在vddb+1 Vt I，所述晶體 管32輸出推動基準電壓節(jié)點的電壓，脈沖電路31控制晶體管32的原理在前已經(jīng)講述，在 此不再贅述。本發(fā)明還提供一種基準電壓的推動方法，該方法是采用前述脈沖產(chǎn)生方法產(chǎn)生脈 沖信號，用所述脈沖信號控制晶體管的開或者關(guān)，在所述脈沖信號開啟所述晶體管時，所述 晶體管輸出推動電壓，該推動電壓縮短基準電壓節(jié)點的電壓上升的時間。脈沖產(chǎn)生方法在 前已經(jīng)講述，在此不再贅述。另外，本發(fā)明還提供一種基準電壓的產(chǎn)生方法，該方法通過補償電路對基準電壓 節(jié)點充電，在充電的過程中，采用前述脈沖產(chǎn)生方法產(chǎn)生脈沖信號控制晶體管的開或者關(guān)， 在所述脈沖信號開啟所述晶體管時，所述晶體管輸出推動電壓，所述推動電壓縮短基準電 壓節(jié)點的電壓上升的時間。本發(fā)明雖然以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技 術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和修改，因此本發(fā)明的保 護范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準。
權(quán)利要求
1.一種脈沖產(chǎn)生電路，其特征在于，包括延遲網(wǎng)絡(luò)，由供電電源提供工作電壓，對輸入信號進行延遲，產(chǎn)生延遲信號，所述延遲 信號相對于輸入信號的延遲時間隨所述供電電源的電壓升高而減小，隨所述供電電源的電 壓降低而增大；邏輯單元，對所述輸入信號和延遲信號進行邏輯運算，產(chǎn)生脈沖信號，所述脈沖信號的 寬度為所述延遲信號相對于輸入信號的延遲時間。
2.如權(quán)利要求1所述的脈沖產(chǎn)生電路，其特征在于，所述延遲網(wǎng)絡(luò)包括第一延遲單元 和第二延遲單元，所述供電電源包括第一電源和第二電源；所述第一延遲單元由第二電源提供工作電壓，對所述輸入信號進行延遲，產(chǎn)生中間信 號，該中間信號相對于輸入信號的延遲時間隨所述第二電源的電壓升高而減小，隨所述第 二電源的電壓降低而增大；所述第二延遲單元由第一電源提供工作電壓，對所述中間信號進行延遲，產(chǎn)生所述延 遲信號，該延遲信號相對于中間信號的延遲時間隨所述第一電源的電壓升高而減小，隨所 述第一電源的電壓降低而增大。
3.如權(quán)利要求2所述的脈沖產(chǎn)生電路，其特征在于，所述第一延遲單元和第二延遲單 元分別包括多個級聯(lián)的CMOS反相器，所述第一延遲單元和第二延遲單元的CMOS反相器的 工作電壓分別由所述第二電源和第一電源提供，所述第一延遲單元和第二延遲單元的CMOS 反相器的個數(shù)總和為奇數(shù)個；所述邏輯單元為兩輸入端的與非門。
4.如權(quán)利要求1所述的脈沖產(chǎn)生電路，其特征在于，所述延遲網(wǎng)絡(luò)包括第一延遲單元、 電平轉(zhuǎn)換單元和第二延遲單元，所述供電電源包括第一電源和第二電源；所述第一延遲單元由第二電源提供工作電壓，對所述輸入信號進行延遲，產(chǎn)生第一中 間信號，該第一中間信號相對于輸入信號的延遲時間隨所述第二電源的電壓升高而減小， 隨所述第二電源的電壓降低而增大；所述電平轉(zhuǎn)換單元轉(zhuǎn)換所述第一中間信號的電壓，產(chǎn)生第二中間信號；所述第二延遲單元由第一電源提供工作電壓，對所述第二中間信號進行延遲，產(chǎn)生所 述延遲信號，該延遲信號相對于第二中間信號的延遲時間隨所述第一電源的電壓升高而減 小，隨所述第一電源的電壓降低而增大。
5.如權(quán)利要求4所述的脈沖產(chǎn)生電路，其特征在于，所述第一延遲單元和第二延遲單 元分別包括多個級聯(lián)的CMOS反相器，所述第一延遲單元和第二延遲單元的CMOS反相器的 工作電壓分別由所述第一電源和第二電源提供，所述第一延遲單元和第二延遲單元的CMOS 反相器的個數(shù)總和為奇數(shù)個；所述邏輯單元為兩輸入端的與非門。
6.一種基準電壓的推動電路，包括權(quán)利要求1至5任何一項所述的脈沖產(chǎn)生電路和晶 體管，該脈沖產(chǎn)生電路用于產(chǎn)生控制所述晶體管導(dǎo)通的脈沖信號，在所述脈沖信號開啟所 述晶體管時，所述晶體管輸出推動電壓，所述推動電壓縮短基準電壓節(jié)點的電壓上升的時 間。
7.一種基準電壓產(chǎn)生電路，包括補償電路和鉗位電路，其特征在于，還包括權(quán)利要求6 所述的推動電路。
8.如權(quán)利要求7所述的基準電壓產(chǎn)生電路，其特征在于，所述補償電路包括輸入端、輸出端和控制端，所述輸入端連接第一電源，所述輸出端連接所述基準電壓節(jié)點，所述補償電路根據(jù)輸入控制端的使能信號和第一電源而在輸出端輸 出控制電壓，所述控制電壓用于開啟所述鉗位電路；所述鉗位電路包括第二晶體管，該第二晶體管的柵極連接第二電源，源極連接所述基 準電壓節(jié)點，漏極接地。
9.一種脈沖產(chǎn)生方法，其特征在于，包括對輸入信號進行延遲，產(chǎn)生延遲信號，該延遲信號相對于輸入信號的延遲時間隨供電 電源的電壓升高而減小，隨所述供電電源的電壓降低而增大；對所述輸入信號和延遲信號進行邏輯運算，產(chǎn)生脈沖信號，所述脈沖信號的寬度為所 述延遲信號相對于輸入信號的延遲時間。
10.一種基準電壓的推動方法，其特征在于，采用權(quán)利要求9所述的脈沖產(chǎn)生方法產(chǎn)生 脈沖信號；用所述脈沖信號控制晶體管的開或關(guān)，在所述脈沖信號開啟所述晶體管時，所述 晶體管輸出推動電壓，所述推動電壓縮短基準電壓節(jié)點的電壓上升的時間。
11.一種包括權(quán)利要求10所述的基準電壓的推動方法的基準電壓產(chǎn)生方法。
全文摘要
一種脈沖產(chǎn)生電路及其產(chǎn)生方法、基準電壓的推動電路及其推動方法、基準電壓產(chǎn)生電路及其產(chǎn)生方法，其中，所述脈沖產(chǎn)生電路包括延遲網(wǎng)絡(luò)和邏輯單元，延遲網(wǎng)絡(luò)由供電電源提供工作電壓，對輸入信號進行延遲，產(chǎn)生延遲信號，所述延遲信號相對于輸入信號的延遲時間隨所述供電電源的電壓升高而減小，隨所述供電電源的電壓降低而增大；邏輯單元對所述輸入信號和延遲信號進行邏輯運算，產(chǎn)生脈沖信號，所述脈沖信號的寬度為所述延遲信號相對于輸入信號的延遲時間。本發(fā)明能夠防止基準電壓的節(jié)點被過充或者充電不足。
文檔編號H03K3/027GK102148614SQ201010111220
公開日2011年8月10日 申請日期2010年2月10日 優(yōu)先權(quán)日2010年2月10日
發(fā)明者楊光軍 申請人:上海宏力半導(dǎo)體制造有限公司