專利名稱：時(shí)序電路中泄漏電流的降低的制作方法
技術(shù)領(lǐng)域：
本發(fā)明實(shí)施例涉及電子領(lǐng)域。特別地，本發(fā)明的實(shí)施例涉及電子設(shè)備和系統(tǒng)的電
源管理。
背景技術(shù)：
泄漏電流可能是從一個(gè)設(shè)備在關(guān)閉狀態(tài)下泄漏出的很小的電流，由該設(shè)備的半導(dǎo)
體特性而導(dǎo)致。例如，深亞微米時(shí)段中的高泄漏電流對(duì)設(shè)備中的互補(bǔ)金屬-氧化物半導(dǎo)體
(CMOS)電路的電源損耗正在起到越來(lái)越大的作用，這是由于構(gòu)成CMOS電路的晶體管的閾
電壓、信道長(zhǎng)度和柵氧化層厚度因?qū)⒃O(shè)備成比例縮小的持續(xù)努力而持續(xù)地下降。 在設(shè)備中具有三種主要的泄漏源，即亞閾值泄漏、柵泄漏和反偏壓接點(diǎn)泄漏。亞閾
值泄漏是由從漏極流向在亞閾區(qū)工作的晶體管源極的電流引起的。柵泄漏是由因?yàn)樗泶〇?br> 氧和熱電子注入效應(yīng)而產(chǎn)生的從柵極穿過(guò)氧化層流向晶體管襯底的電流而引起的。反偏壓
接點(diǎn)泄漏是由從源極或漏極流向晶體管襯底穿過(guò)反偏壓二極管的電流引起的。隨著晶體管
成比例縮小，每種泄漏源均相應(yīng)地增大，從而導(dǎo)致總泄漏電流增大。 在電路中泄漏電流的大小基于施加到原始輸入的輸入向量。此夕卜，電路邏輯門不
同輸入組合之間的泄漏電流比例可以高達(dá)10。輸入向量的控制方法是一種用來(lái)降低泄漏
電流的技術(shù)。例如，在設(shè)計(jì)具有與一個(gè)組合邏輯電路相連的多級(jí)觸發(fā)器的時(shí)序電路過(guò)程
中，組合邏輯電路用于降低泄漏電流或泄漏電源消耗量的最小化泄漏位(minimum leakage
bits(MLBs))可以在時(shí)序電路的設(shè)計(jì)階段計(jì)算得出并且在時(shí)序電路的制造階段實(shí)施。MLBs
可以在時(shí)序電路的等待模式下應(yīng)用到組合邏輯電路中從而減低泄漏電流。 該實(shí)施方式通過(guò)向時(shí)序電路添加多路復(fù)用器(multiplexers)來(lái)實(shí)現(xiàn)，從而使到
觸發(fā)器的輸入在時(shí)序電路激活模式下被反饋給組合邏輯電路。相反地，MLBs在時(shí)序電路等
待模式下被反饋給使用了多路復(fù)用器的組合邏輯電路。雖然通過(guò)組合邏輯電路的泄漏電流
可以基于該方法得到降低，但是多路復(fù)用器的添加會(huì)占用使用了時(shí)序電路的設(shè)備中顯著的
實(shí)際空間和/或?qū)е孪喈?dāng)大的時(shí)間消耗。又或者，可以施加存儲(chǔ)器到設(shè)備中用來(lái)存儲(chǔ)MLBs，
從而使組合邏輯電路處在等待模式時(shí)獲得MLBs。雖然該方法在降低空間消耗方面比使用多
路復(fù)用器的方法更加有效，但是存儲(chǔ)器會(huì)消耗相當(dāng)高的電能來(lái)保持并移動(dòng)MLBs到組合邏
輯電路。

發(fā)明內(nèi)容
—種用于降低時(shí)序電路中泄漏電流的系統(tǒng)被披露?；诒景l(fā)明的一方面，該系統(tǒng) 包括一組合邏輯電路、一個(gè)或多個(gè)連接到組合邏輯電路上的復(fù)位觸發(fā)器、和一個(gè)或多個(gè)連 接到組合邏輯電路上的置位_復(fù)位觸發(fā)器。該系統(tǒng)還包括一控制模塊，其與復(fù)位觸發(fā)器和 置位觸發(fā)器連接并被配置為當(dāng)該時(shí)序電路的等待模式被觸發(fā)時(shí)將復(fù)位觸發(fā)器復(fù)位以及將 置位-復(fù)位觸發(fā)器置位。 基于本發(fā)明的另一方面，一時(shí)序電路包括多個(gè)組合邏輯電路、一個(gè)或多個(gè)連接到每個(gè)組合邏輯電路上的復(fù)位觸發(fā)器、和一個(gè)或多個(gè)連接到每個(gè)組合邏輯電路上的置位_復(fù) 位觸發(fā)器。該時(shí)序電路還包括一控制模塊，其與復(fù)位觸發(fā)器和置位_復(fù)位觸發(fā)器連接并被 配置為當(dāng)時(shí)序電路的等待模式被觸發(fā)時(shí)將復(fù)位觸發(fā)器復(fù)位并將置位_復(fù)位觸發(fā)器置位。
基于本發(fā)明的另一方面，一設(shè)備包括一時(shí)序電路，其包括多個(gè)組合邏輯電路、一個(gè) 或多個(gè)連接到每個(gè)組合邏輯電路上的復(fù)位觸發(fā)器、和一個(gè)或多個(gè)連接到每個(gè)組合邏輯電路 上的置位_復(fù)位觸發(fā)器。該時(shí)序電路還包括一控制模塊，其與復(fù)位觸發(fā)器和置位_復(fù)位觸 發(fā)器連接并被配置為當(dāng)時(shí)序電路的等待模式被觸發(fā)時(shí)將復(fù)位觸發(fā)器復(fù)位并將置位_復(fù)位 觸發(fā)器置位。該設(shè)備還包括一電源管理單元，其與該控制模塊連接以在時(shí)序電路的等待模 式被觸發(fā)時(shí)向其發(fā)送一休眠信號(hào)。 在這里披露的系統(tǒng)和設(shè)備可以在任何裝置內(nèi)采用來(lái)實(shí)現(xiàn)各種用途，并且其他特征 可以從所附附圖和后續(xù)的詳細(xì)描述中清楚地了解。










多個(gè)優(yōu)選實(shí)施例參照如下附圖進(jìn)行描述
圖1示出了基于一實(shí)施例的具有用于降低泄漏電流的一系統(tǒng)的示例時(shí)序電路；
圖2A示出了基于一實(shí)施例的圖1中系統(tǒng)的示例電路；
圖2B示出了基于一實(shí)施例的圖2A中示出的電路運(yùn)行的示例真值表；
圖3A示出了基于一實(shí)施例的圖1中系統(tǒng)的另一示例電路；
圖3B示出了基于一實(shí)施例的圖3A中示出的電路運(yùn)行的示例真值表； 圖4示出了基于一實(shí)施例的帶有圖1中的時(shí)序電路的示例設(shè)備；
這里描述的附圖僅是為了解釋說(shuō)明，并不是對(duì)當(dāng)前披露的范圍作出任何限制。
具體實(shí)施例方式
這里披露了用于降低時(shí)序電路中泄漏電流的系統(tǒng)和設(shè)備。在下面對(duì)本發(fā)明實(shí)施例
的詳細(xì)描述中，是參照作為本詳細(xì)描述一部分的附圖，附圖中示出了可實(shí)施本發(fā)明的特定 實(shí)施例。這些實(shí)施例充分地進(jìn)行描述以使本領(lǐng)域技術(shù)人員可以實(shí)施本發(fā)明，并且可以理解 的是其他實(shí)施例也可以實(shí)施，并可作出不脫離本發(fā)明的范圍的改變。因此，下面的詳細(xì)描述 并不是用來(lái)進(jìn)行限制理解，本發(fā)明的保護(hù)范圍只能由所附權(quán)利要求來(lái)進(jìn)行限定。 圖1示出了基于一實(shí)施例的一具有用于降低泄漏電流的系統(tǒng)150的示例時(shí)序電路 100。特別地，圖1示出了時(shí)序電路的管線。時(shí)序電路100包括多個(gè)組合邏輯電路102A-N、 多個(gè)復(fù)位觸發(fā)器104A-N， 108A-N和112A-N，和多個(gè)置位-復(fù)位觸發(fā)器106A-N， 110A-N和 114A-N。該時(shí)序電路100還具有一控制模塊116。 組合邏輯電路102A-N可以是由多個(gè)邏輯門(例如與、或、與非、或非等)構(gòu)成的電 路，并被配置成用于對(duì)從連接到組合邏輯電路上102A-N上的觸發(fā)器接收到的輸入120A-N 和122A-N進(jìn)行布爾運(yùn)算。在一示例實(shí)現(xiàn)方式中，復(fù)位觸發(fā)器104A-N， 108A-N和112A-N和置 位_復(fù)位觸發(fā)器106A-N， 110A-N和114A-N可以是D型觸發(fā)器。另外，復(fù)位觸發(fā)器104A-N， 108A-N和112A-N和置位-復(fù)位觸發(fā)器106A-N， 110A-N和114A-N可以是異步的或同步的。
如圖所示，復(fù)位觸發(fā)器104A-N和置位-復(fù)位觸發(fā)器106A-N連接到組合邏輯電路 102A上。另外，復(fù)位觸發(fā)器108A-N和置位-復(fù)位觸發(fā)器IIOA-N連接到組合邏輯電路102A和組合邏輯電路102B上。需要注意的是，時(shí)序電路100中的兩個(gè)相鄰的組合邏輯電路是通 過(guò)復(fù)位觸發(fā)器和置位-復(fù)位觸發(fā)器而相互連接的。另外，如圖所示，組合邏輯電路102N連 接到復(fù)位觸發(fā)器112A-N和置位-復(fù)位觸發(fā)器114A-N上。 控制模塊116連接到復(fù)位觸發(fā)器104A-N， 108A-N和112A-N以及置位-復(fù)位觸發(fā)器 106A-N，110A-N和114A-N上。在一示例實(shí)施例中，控制模塊116包括一個(gè)連接到復(fù)位觸發(fā) 器104A-N， 108A-N和112A-N上的"或"門，和一個(gè)連接到置位-復(fù)位觸發(fā)器106A_N， 110A-N 和114A-N的"與"門。從圖1中可以看出，控制模塊116、復(fù)位觸發(fā)器104A-N、置位-復(fù)位 觸發(fā)器106A-N和組合邏輯電路102A構(gòu)成了降低泄漏電流的系統(tǒng)150。可以理解到，時(shí)序電 路100可以包括控制模塊116和連接到組合邏輯電路上的多層輸入觸發(fā)器。
在時(shí)序電路100處于激活模式時(shí)，輸入120A-N分別進(jìn)入復(fù)位觸發(fā)器104A_N。同樣 地，輸入122A-N分別進(jìn)入置位_復(fù)位觸發(fā)器106A-N。使用輸入120A-N和122A-N，復(fù)位觸 發(fā)器104A-N和置位-復(fù)位觸發(fā)器106A-N驅(qū)動(dòng)組合邏輯電路102A。組合邏輯電路102A的 輸出被存儲(chǔ)或保持在復(fù)位觸發(fā)器108A-N和置位-復(fù)位觸發(fā)器110A-N中從而驅(qū)動(dòng)組合邏輯 電路102B。當(dāng)通過(guò)多層觸發(fā)器和組合邏輯電路組之后，生成了輸出124A-N和126A-N。
當(dāng)時(shí)序電路100的等待或休眠模式(例如，或者是具有時(shí)序電路100的一個(gè)設(shè)備) 被觸發(fā)時(shí)(例如，接收到一控制信號(hào)118)，控制模塊116被配置成將復(fù)位觸發(fā)器104A-N， 108A-N和112A-N復(fù)位并將置位_復(fù)位觸發(fā)器106A-N， 110A-N和114A-N置位。控制信號(hào) 118(例如，一個(gè)激活低電平休眠信號(hào))當(dāng)時(shí)序電路100的等待或休眠模式被觸發(fā)時(shí)被控制 模塊116接收并處理。當(dāng)時(shí)序電路IOO被重新激活時(shí)，控制模塊116為透明并將復(fù)位和置 位信號(hào)直接傳遞到觸發(fā)器。 基于本發(fā)明的一實(shí)施例，當(dāng)設(shè)計(jì)時(shí)序電路100時(shí)可以使用如下過(guò)程。為了設(shè)計(jì)時(shí) 序電路100，將一個(gè)綜合的、布圖的并時(shí)間封閉的連線表作為一個(gè)來(lái)自邏輯綜合工具的輸 入。對(duì)于全部組合邏輯電路102A-N，最小化泄漏位(MLBs)通過(guò)使用一種本領(lǐng)域技術(shù)人員所 公知的輸入向量控制方法而計(jì)算得出。之后，時(shí)序電路100中的復(fù)位觸發(fā)器，其導(dǎo)致MLB的 邏輯值為"l"，被置位_復(fù)位觸發(fā)器(例如，置位_復(fù)位觸發(fā)器106A-N， IIOA-N和114A-N) 替換。為了用置位_復(fù)位觸發(fā)器106A-N， IIOA-N和114A-N來(lái)替換復(fù)位觸發(fā)器，假定復(fù)位觸 發(fā)器在集成過(guò)程之前就具有一激活復(fù)位低電平。 之后，帶有邏輯值"O"的MLB的復(fù)位觸發(fā)器(例如，復(fù)位觸發(fā)器104A-N， 108A-N 和112A-N)的復(fù)位引腳邏輯連接一激活低電平休眠信號(hào)。需要注意的是，置位-復(fù)位觸發(fā) 器106A-N，110A-N和114A-N的復(fù)位引腳的連接保持不變。換句話說(shuō)，置位_復(fù)位觸發(fā)器 106A-N， IIOA-N和114A-N的復(fù)位引腳與一復(fù)位信號(hào)相連。另外，置位-復(fù)位觸發(fā)器106A-N， 110A-N和114A-N的置位引腳連接在一起，以在時(shí)序電路100進(jìn)入等待模式時(shí)一反向休眠信 號(hào)可以進(jìn)入該置位引腳。 之后，在改進(jìn)的連線表上進(jìn)行靜態(tài)時(shí)序分析(STA)。需要注意的是，當(dāng)插入置 位_復(fù)位觸發(fā)器106A-N， 110A-N和114A-N導(dǎo)致任何混亂的情況時(shí)，置位_復(fù)位觸發(fā)器 106A-N， 110A-N和114A-N應(yīng)被等效的復(fù)位觸發(fā)器替換。基于進(jìn)行的STA，改進(jìn)的連線表進(jìn) 入結(jié)構(gòu)設(shè)計(jì)工具來(lái)完成時(shí)序電路100的設(shè)計(jì)。最終，得到如圖1所示的時(shí)序電路100。
圖2A示出了基于一實(shí)施例的圖1中系統(tǒng)150的示例電路200。如圖所示，電路200 包括一組合邏輯電路202、異步復(fù)位觸發(fā)器204A-N和異步置位-復(fù)位觸發(fā)器206A_N。電路
6200還包括一個(gè)"或"門208和一個(gè)"與"門210?？梢岳斫庵羖j，該"或"門208禾口"與"門210 一同組成圖1的控制模塊116。 在圖2A中，異步復(fù)位觸發(fā)器204A-N和異步置位_復(fù)位觸發(fā)器206A-N都連接到組 合邏輯電路202上。"或"門208的輸出連接到異步置位-復(fù)位觸發(fā)器206A-N上。另外， "或"門208包括第一輸入結(jié)點(diǎn)214和第二輸入結(jié)點(diǎn)216，其中第一輸入結(jié)點(diǎn)214被配置成 接收一置位信號(hào)218，第二輸入結(jié)點(diǎn)216被配置成接收一休眠信號(hào)220。"與"門210的輸出 連接到異步復(fù)位觸發(fā)器204A-N上。另外，"與"門210包括第一輸入端222和第二輸入端 224，其中第一輸入端222被配置成接收該休眠信號(hào)220，第二輸入端224被配置成接收一復(fù) 位信號(hào)226。 如圖所示，異步復(fù)位觸發(fā)器204A-N和異步置位_復(fù)位觸發(fā)器206A-N被配置成接 收輸入228。在激活模式時(shí)，異步復(fù)位觸發(fā)器204A-N和異步復(fù)位-置位觸發(fā)器206A-N將輸 入228引入組合邏輯電路202上來(lái)生成輸出230。之后輸出230作為輸入進(jìn)入時(shí)序電路100 的后續(xù)層。在操作的等待模式時(shí)，異步復(fù)位觸發(fā)器204A-N和異步置位-復(fù)位觸發(fā)器206A-N 向組合邏輯電路202提供最小化泄漏位212 (例如，0或1)?？梢岳斫獾模钚』孤┪?12 是通過(guò)使用一種輸入向量控制方法而獲得的。還可以理解的，最小化泄漏位212被用于提 供處在等待模式下通過(guò)組合邏輯電路202的最小化泄漏電流。 圖2B示出了基于一實(shí)施例的圖2A中示出的電路200運(yùn)行的示例真值表250。該 真值表250示出了三種信號(hào)252和兩種運(yùn)行模式254。如真值表250所示，當(dāng)電路200被觸 發(fā)進(jìn)入等待模式256時(shí)，"或"門208被配置成將激活低電平休眠信號(hào)(例如，邏輯值為0) 通過(guò)第二輸入結(jié)點(diǎn)216翻轉(zhuǎn)處理。因此，"或"門208將異步置位-復(fù)位觸發(fā)器206A-N置 位。結(jié)果，異步置位_復(fù)位觸發(fā)器206A-N向組合邏輯電路202提供最小化泄漏位212 (例 如，1)，從而使通過(guò)組合邏輯電路202的泄漏電流最小化。 另外，"與"門210被配置成通過(guò)第一輸入端222處理激活低電平休眠信號(hào)220 (例 如，邏輯值為O)來(lái)復(fù)位異步復(fù)位觸發(fā)器204A-N。這樣導(dǎo)致異步復(fù)位觸發(fā)器204A-N向組合 邏輯電路202提供最小化泄漏為212(例如，值為0)，從而使通過(guò)組合邏輯電路202的泄漏 電流最小化。 當(dāng)激活模式258被觸發(fā)時(shí)，"或"門208被配置成通過(guò)第一輸入結(jié)點(diǎn)214處理置位信 號(hào)218并通過(guò)第二輸入結(jié)點(diǎn)216處理高電平休眠信號(hào)220(例如，邏輯值為1)。因此，"或" 門208將置位信號(hào)218傳遞到異步置位_復(fù)位觸發(fā)器206A-N上。另外，"與"門210被配置 成通過(guò)第一輸入端222處理高電平休眠信號(hào)220(例如，邏輯值為1)并通過(guò)第二輸入端224 處理復(fù)位信號(hào)226。因此，"與"門210將復(fù)位信號(hào)226傳遞到異步復(fù)位觸發(fā)器204A-N上。 也就是說(shuō)，控制模塊，其包括"或"門208和"與"門210，在激活模式258下變?yōu)橥该鞯模?接向觸發(fā)器傳遞置位信號(hào)218和復(fù)位信號(hào)226。因此，當(dāng)電路200的激活模式258被觸發(fā)， 而置位信號(hào)218和復(fù)位信號(hào)226不存在，異步復(fù)位觸發(fā)器204A-N和異步置位-復(fù)位觸發(fā)器 206A-N將輸入228引入組合邏輯電路202中。結(jié)果，組合邏輯電路202產(chǎn)生輸出230提供 給時(shí)序電路100的后續(xù)層(或多層)。 圖3A示出了基于一實(shí)施例的圖1中系統(tǒng)150的另一示例電路300。如圖所示，電 路300包括一組合邏輯電路302、同步復(fù)位觸發(fā)器304A-N和同步復(fù)位-置位觸發(fā)器306A-N。 該電路300還包括一"或"門308和一"與"門310?？梢岳斫獾模?或"門和"與"門310 —同組成圖1的控制模塊116。 在圖3A中，同步復(fù)位觸發(fā)器304A-N和同步復(fù)位-置位觸發(fā)器306A-N均與組合邏 輯電路302連接。"或"門308的輸出連接到同步復(fù)位_置位觸發(fā)器306A-N上。另外，"或" 門308包括一第一輸入結(jié)點(diǎn)314和一第二輸入結(jié)點(diǎn)316，其中第一輸入結(jié)點(diǎn)314被配置成 接收一置位信號(hào)318，第二輸入結(jié)點(diǎn)316被配置成接收一休眠信號(hào)320。"與"門310的輸出 連接到同步復(fù)位觸發(fā)器304A-N上。另外，"與"門310包括第一輸入端322和第二輸入端 324，其中第一輸入端322被配置成接收該休眠信號(hào)320，第二輸入端324被配置成接收一復(fù) 位信號(hào)326。 如圖所示，同步復(fù)位觸發(fā)器304A-N和同步置位_復(fù)位觸發(fā)器306A-N被配置成接 收輸入328。在激活模式時(shí)，同步復(fù)位觸發(fā)器304A-N和同步置位-復(fù)位觸發(fā)器306A-N將輸 入328引入組合邏輯電路302上來(lái)生成輸出330。之后輸出330作為輸入進(jìn)入時(shí)序電路100 的后續(xù)層。在等待模式被觸發(fā)時(shí)，同步復(fù)位觸發(fā)器304A-N和同步置位-復(fù)位觸發(fā)器306A-N 向組合邏輯電路302提供最小化泄漏位312 (例如，0或1)?？梢岳斫獾?，最小化泄漏位312 是通過(guò)使用一種輸入向量控制方法而獲得的。還可以理解的，最小化泄漏位312被用于提 供通過(guò)處在等待模式下的組合邏輯電路302的最小化泄漏電流。 圖3B示出了基于一實(shí)施例的圖3A中示出的電路300運(yùn)行的示例真值表350。該 真值表350示出了三種信號(hào)352和兩種運(yùn)行模式354。如真值表350所示的電路300的運(yùn) 行處于電路300的等待模式356和激活模式358時(shí)與真值表250示出的電路200的運(yùn)行相 同，因此不再在這里進(jìn)行描述。 圖4示出了基于一實(shí)施例的帶有圖1中的時(shí)序電路100的示例設(shè)備400。圖4中 示出的設(shè)備400可以是任意一種使用時(shí)序電路100的電子設(shè)備，例如膝上型電腦、移動(dòng)設(shè) 備、工作站、服務(wù)器、臺(tái)式機(jī)等。如圖所示，設(shè)備400包括一帶有控制模塊116(例，如圖l所 示)的時(shí)序電路100和電源管理單元402。電源管理單元402連接到控制模塊116上。在 一示例實(shí)施方式中，當(dāng)設(shè)備400的等待模式被觸發(fā)時(shí)，電源管理單元402產(chǎn)生一休眠信號(hào) 404(例如， 一激活低電平休眠信號(hào))。另外，電源管理單元402將該休眠信號(hào)404發(fā)送到 控制模塊116。如上所述，控制模塊116基于接收到的休眠信號(hào)404將復(fù)位觸發(fā)器104A-N， 108A-N和112A-N復(fù)位并將置位_復(fù)位觸發(fā)器106A-N， 110A-N和114A-N置位，從而將通過(guò) 組合邏輯電路102A-N的泄漏電流最小化。 在多種實(shí)施例中，圖1-4中描述的系統(tǒng)和設(shè)備可以通過(guò)采用復(fù)位和置位_復(fù)位觸 發(fā)器以MLBs為基礎(chǔ)幫助降低時(shí)序電路中的泄漏電流，而無(wú)需在時(shí)序電路中采用相當(dāng)多的 附加組件(例如多路復(fù)用器，邏輯門等)。同樣地，系統(tǒng)和設(shè)備可以省去在存儲(chǔ)器中存儲(chǔ) MLBs的需求。此外，系統(tǒng)和設(shè)備可以實(shí)現(xiàn)當(dāng)時(shí)序電路進(jìn)入等待模式之后立即切斷時(shí)鐘，從而 節(jié)省大量的動(dòng)態(tài)電能。 雖然當(dāng)前實(shí)施例是參照特定示例實(shí)施例來(lái)進(jìn)行描述的，但是顯然可以對(duì)這些實(shí)施 例進(jìn)行各種改進(jìn)和變形，而不會(huì)脫離各實(shí)施例的寬闊精神和范圍。例如，在這里描述的各種 設(shè)備、模塊、分析器件、發(fā)生器件等均可以通過(guò)使用硬件電路(例如，互補(bǔ)金屬-氧化物半導(dǎo) 體(CMOS)基礎(chǔ)邏輯電路)、固件、軟件和/或硬件、固件和/或軟件的任意組合(例如，體現(xiàn) 在機(jī)讀介質(zhì)中)來(lái)實(shí)現(xiàn)和運(yùn)行。例如，各種電子結(jié)構(gòu)和方法通過(guò)使用晶體管、邏輯門和電子 電路來(lái)體現(xiàn)(例如，專用集成電路(ASIC))。
8
權(quán)利要求
一種用于降低時(shí)序電路中泄漏電流的系統(tǒng)，其包括一組合邏輯電路；至少一連接到組合邏輯電路上的復(fù)位觸發(fā)器；至少一連接到組合邏輯電路上的置位-復(fù)位觸發(fā)器；和一控制模塊，其與該至少一復(fù)位觸發(fā)器和該至少一置位觸發(fā)器連接并被配置為當(dāng)該時(shí)序電路的等待模式被觸發(fā)時(shí)將該至少一復(fù)位觸發(fā)器復(fù)位并將該至少一置位-復(fù)位觸發(fā)器置位。
2. 如權(quán)利要求1所述的系統(tǒng)，其中該至少一復(fù)位觸發(fā)器包括至少一異步復(fù)位觸發(fā)器， 并且其中該至少一置位_復(fù)位觸發(fā)器包括至少一異步置位_復(fù)位觸發(fā)器。
3. 如權(quán)利要求1所述的系統(tǒng)，其中該至少一復(fù)位觸發(fā)器包括至少一同步復(fù)位觸發(fā)器， 并且其中該至少一置位_復(fù)位觸發(fā)器包括至少一同步置位_復(fù)位觸發(fā)器。
4. 如權(quán)利要求1所述的系統(tǒng)，其中該至少一復(fù)位觸發(fā)器和至少一置位_復(fù)位觸發(fā)器被 配置為向處在等待模式下的組合邏輯電路提供最小化泄漏位。
5. 如權(quán)利要求4所述的系統(tǒng)，其中該最小化泄漏位被用于提供通過(guò)該組合邏輯電路的 最小化泄漏電流。
6. 如權(quán)利要求4所述的系統(tǒng)，其中該最小化泄漏位通過(guò)使用一種輸入向量控制方法來(lái) 獲得。
7. 如權(quán)利要求1所述的系統(tǒng)，其中該控制模塊包括 一連接到該至少一置位_復(fù)位觸發(fā)器上的"或"門；禾口 一連接到該至少一復(fù)位觸發(fā)器上的"與"門。
8. 如權(quán)利要求7所述的系統(tǒng)，其中該"或"門被配置為當(dāng)該時(shí)序電路的等待模式被觸發(fā) 時(shí)基于一接收到的激活低電平休眠信號(hào)將至少一置位_復(fù)位觸發(fā)器置位。
9. 如權(quán)利要求8所述的系統(tǒng)，其中該"或"門包括第一輸入結(jié)點(diǎn)和第二輸入結(jié)點(diǎn)，其中 該"或"門被配置為通過(guò)該第二輸入結(jié)點(diǎn)將該激活低電平休眠信號(hào)翻轉(zhuǎn)處理。
10. 如權(quán)利要求9所述的系統(tǒng)，其中該"或"門被配置為當(dāng)時(shí)序電路的激活模式被觸發(fā) 時(shí)通過(guò)第二輸入結(jié)點(diǎn)將高電平休眠信號(hào)翻轉(zhuǎn)處理。
11. 如權(quán)利要求7所述的系統(tǒng)，其中該"與"門被配置為當(dāng)時(shí)序電路的等待模式被觸發(fā) 時(shí)基于接收到的一激活低電休眠信號(hào)將至少一復(fù)位觸發(fā)器復(fù)位。
12. 如權(quán)利要求11所述的系統(tǒng)，其中該"與"門包括第一輸入端和第二輸入端，其中該 "與"門被配置為通過(guò)該第一端處理該激活低電平休眠信號(hào)。
13. 如權(quán)利要求12所述的系統(tǒng)，其中該"與"門被配置為當(dāng)時(shí)序電路的激活模式被觸發(fā) 時(shí)通過(guò)該第一輸入端處理一高電平休眠信號(hào)。
14. 一種時(shí)序電路，其包括 多個(gè)組合邏輯電路；至少一個(gè)連接到每個(gè)組合邏輯電路上的復(fù)位觸發(fā)器； 至少一個(gè)連接到每個(gè)組合邏輯電路上的置位_復(fù)位觸發(fā)器；禾口一控制模塊，其與至少一復(fù)位觸發(fā)器和至少一置位_復(fù)位觸發(fā)器連接并被配置為當(dāng)時(shí) 序電路的等待模式被觸發(fā)時(shí)將至少一復(fù)位觸發(fā)器復(fù)位并將至少一置位_復(fù)位觸發(fā)器置位。
15. 如權(quán)利要求14所述的時(shí)序電路，其中至少一復(fù)位觸發(fā)器和至少一置位_復(fù)位觸發(fā)器中的每一個(gè)都是基于D型觸發(fā)器。
16. 如權(quán)利要求14所述的時(shí)序電路，其中至少一復(fù)位觸發(fā)器包括至少一異步復(fù)位觸發(fā) 器，并且其中至少一置位_復(fù)位觸發(fā)器包括至少一異步置位_復(fù)位觸發(fā)器。
17. 如權(quán)利要求14所述的時(shí)序電路，其中至少一復(fù)位觸發(fā)器包括至少一同步復(fù)位觸發(fā) 器，并且其中至少一置位_復(fù)位觸發(fā)器包括至少一同步置位_復(fù)位觸發(fā)器。
18. 如權(quán)利要求14所述的時(shí)序電路，其中該控制模塊包括 一連接到該至少一置位_復(fù)位觸發(fā)器上的"或"門；禾口 一連接到該至少一復(fù)位觸發(fā)器上的"與"門。
19. 一種設(shè)備，包括 一時(shí)序電路，包括 多個(gè)組合邏輯電路；至少一個(gè)連接到每個(gè)組合邏輯電路上的復(fù)位觸發(fā)器； 至少一個(gè)連接到每個(gè)組合邏輯電路上的置位_復(fù)位觸發(fā)器；禾口一控制模塊，其與至少一復(fù)位觸發(fā)器和至少一置位_復(fù)位觸發(fā)器連接并被配置為當(dāng)時(shí) 序電路的等待模式被觸發(fā)時(shí)將至少一復(fù)位觸發(fā)器復(fù)位并將至少一置位_復(fù)位觸發(fā)器置位。
20. 如權(quán)利要求19所述的設(shè)備，還包括一電源管理單元，與該控制模塊連接并在時(shí)序 電路的等待模式被觸發(fā)時(shí)向其發(fā)送一休眠信號(hào)。
全文摘要
公開了用于降低時(shí)序電路中泄漏電流的系統(tǒng)和設(shè)備。在一實(shí)施例中，一種用于降低時(shí)序電路中泄漏電流的系統(tǒng)包括一組合邏輯電路、一個(gè)或多個(gè)連接到組合邏輯電路上的復(fù)位觸發(fā)器、和一個(gè)或多個(gè)連接到組合邏輯電路上的置位-復(fù)位觸發(fā)器。該系統(tǒng)還包括一控制模塊，其與復(fù)位觸發(fā)器和置位觸發(fā)器連接并被配置為當(dāng)該時(shí)序電路的等待模式被觸發(fā)時(shí)將復(fù)位觸發(fā)器復(fù)位以及將置位-復(fù)位觸發(fā)器置位。
文檔編號(hào)H03K21/40GK101777908SQ20101010930
公開日2010年7月14日 申請(qǐng)日期2010年2月11日 優(yōu)先權(quán)日2009年12月17日
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