專利名稱：譯碼電路及編碼電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例總體上涉及譯碼電路和編碼電路。
背景技術(shù)：
低密度奇偶校驗(yàn)(LDPC)碼是一種線性區(qū)塊碼?！暗兔芏取笔侵溉缦绿卣?，即相比于0的數(shù)量，LDPC奇偶校驗(yàn)矩陣僅包括少數(shù)1。LDPC碼提供了非常接近于多個(gè)不同信道的信道容量的性能，并且可采用線性時(shí)間復(fù)雜度算法來(lái)譯碼。而且，LDPC碼適用于大量運(yùn)用并行性(parallelism)的實(shí)施方式。LDPC碼由其奇偶校驗(yàn)矩陣H來(lái)定義。對(duì)任何奇偶校驗(yàn)矩陣H，都存在對(duì)應(yīng)的二分圖(bipartite graph)，稱為坦納圖(Tanner graph)，所述坦納圖包括一組變量節(jié)點(diǎn)(V)和一組校驗(yàn)節(jié)點(diǎn)(C)。如果奇偶校驗(yàn)矩陣H的元素hu*l，則坦納圖中的校驗(yàn)節(jié)點(diǎn)C(下標(biāo)為 i)連接于變量節(jié)點(diǎn)V(下標(biāo)為j)。在數(shù)據(jù)傳輸場(chǎng)合下的譯碼中，奇偶校驗(yàn)矩陣H的列數(shù)N對(duì)應(yīng)于經(jīng)由信道傳輸?shù)拇a字的碼字位的數(shù)目。經(jīng)由該信道所傳輸?shù)拇a字包括K個(gè)信息位和M個(gè)奇偶校驗(yàn)位。奇偶校驗(yàn)矩陣H的行數(shù)對(duì)應(yīng)于奇偶校驗(yàn)位的數(shù)目M。對(duì)應(yīng)的坦納圖包括M = N-K個(gè)校驗(yàn)節(jié)點(diǎn)C (其中，每個(gè)校驗(yàn)節(jié)點(diǎn)對(duì)應(yīng)于矩陣H中的一行所給定的校驗(yàn)方程)和N個(gè)變量節(jié)點(diǎn)，所接收的碼字中每一位對(duì)應(yīng)有一個(gè)變量節(jié)點(diǎn)。在圖1和圖2中圖示了傳統(tǒng)的LDPC譯碼器。圖1圖示了 LDPC譯碼器100。LDPC譯碼器100包括區(qū)塊行順序控制器101、存儲(chǔ)器102、奇偶校驗(yàn)更新區(qū)塊103、 奇偶校驗(yàn)功能區(qū)塊104、路由器電路105、位更新區(qū)塊106以及反向路由器電路107。例如，R0M(只讀存儲(chǔ)器)用于例如作為區(qū)塊行順序控制器101的一部分而存儲(chǔ)坦納圖。通常，需要復(fù)雜的控制邏輯或狀態(tài)機(jī)以根據(jù)坦納圖進(jìn)行控制。而且，連接變量節(jié)點(diǎn)和校驗(yàn)節(jié)點(diǎn)處理器的路由/反向路由網(wǎng)絡(luò)通常包括大量的多路復(fù)用器庫(kù)。圖2圖示了 LDPC譯碼器200。LDPC譯碼器200包括用于存儲(chǔ)坦納圖的ROM圖形存儲(chǔ)器201。LDPC譯碼器200還包括第一 RAM(隨機(jī)存取存儲(chǔ)器)202，其用于存儲(chǔ)待發(fā)送至校驗(yàn)節(jié)點(diǎn)(以先驗(yàn)估計(jì)值或?qū)?shù)似然比來(lái)初始化)的數(shù)據(jù)；交換機(jī)203;校驗(yàn)節(jié)點(diǎn)處理器區(qū)塊204;第二 RAM 205，其用于存儲(chǔ)校驗(yàn)節(jié)點(diǎn)處理器輸出(Rcv)信息；和奇偶校驗(yàn)功能區(qū)塊206。同樣對(duì)于該LDPC譯碼器而言，交換機(jī)203通常包括大量的多路復(fù)用器庫(kù)。

發(fā)明內(nèi)容
作為實(shí)施例的基礎(chǔ)的目的之一是提供一種比已知的LDPC編碼器和LDPC譯碼器更有效和/或復(fù)雜度更低的(LDPC)編碼器和(LDPC)譯碼器。具有根據(jù)獨(dú)立權(quán)利要求所述的特征的譯碼電路和編碼電路可實(shí)現(xiàn)該目的。
在一個(gè)實(shí)施例中，提供了一種譯碼電路，該譯碼電路包括數(shù)據(jù)緩存器，其包括用于存儲(chǔ)數(shù)據(jù)符號(hào)的多個(gè)存儲(chǔ)元件；以及處理電路，其包括多個(gè)輸入端和多個(gè)輸出端。處理電路配置為處理經(jīng)由多個(gè)輸入端而接收的數(shù)據(jù)符號(hào)，并且經(jīng)由多個(gè)輸出端而輸出處理后的數(shù)據(jù)符號(hào)。多個(gè)存儲(chǔ)元件中的每個(gè)存儲(chǔ)元件耦接于多個(gè)輸入端中的關(guān)聯(lián)輸入端，其中，多個(gè)存儲(chǔ)元件與多個(gè)輸入端的關(guān)聯(lián)性由第一譯碼參數(shù)決定。多個(gè)存儲(chǔ)元件中的每個(gè)存儲(chǔ)元件耦接于多個(gè)輸出端中的關(guān)聯(lián)輸出端，其中，多個(gè)存儲(chǔ)元件與多個(gè)輸出端的關(guān)聯(lián)性由第二譯碼參數(shù)決定。第一譯碼參數(shù)和第二譯碼參數(shù)由譯碼規(guī)則決定，并且第一譯碼參數(shù)和第二譯碼參數(shù)在整個(gè)譯碼過(guò)程中不變。在另一實(shí)施例中，提供了一種編碼電路，該編碼電路包括數(shù)據(jù)緩存器，其包括用于存儲(chǔ)數(shù)據(jù)符號(hào)的多個(gè)存儲(chǔ)元件；以及處理電路，其包括多個(gè)輸入端和多個(gè)輸出端。處理電路配置為處理經(jīng)由多個(gè)輸入端而接收的數(shù)據(jù)符號(hào)，并且經(jīng)由多個(gè)輸出端而輸出處理后的數(shù)據(jù)符號(hào)。多個(gè)存儲(chǔ)元件中的每個(gè)存儲(chǔ)元件耦接于多個(gè)輸入端中的關(guān)聯(lián)輸入端，其中，多個(gè)存儲(chǔ)元件與多個(gè)輸入端的關(guān)聯(lián)性由第一編碼參數(shù)決定。多個(gè)存儲(chǔ)元件中的每個(gè)存儲(chǔ)元件耦接于多個(gè)輸出端中的關(guān)聯(lián)輸出端，其中，多個(gè)存儲(chǔ)元件與多個(gè)輸出端的關(guān)聯(lián)性由第二編碼參數(shù)決定，其中，第一編碼參數(shù)和第二編碼參數(shù)由編碼規(guī)則決定，并且第一編碼參數(shù)和第二編碼參數(shù)在整個(gè)編碼過(guò)程中不變。


下面參照

本發(fā)明的示例性實(shí)施例。在譯碼電路的上下文中所述的實(shí)施例類似地適用于編碼電路。圖1圖示了傳統(tǒng)的LDPC譯碼器。圖2圖示了傳統(tǒng)的LDPC譯碼器。圖3圖示了根據(jù)一個(gè)實(shí)施例的通信系統(tǒng)。圖4圖示了第一奇偶校驗(yàn)矩陣、第二奇偶校驗(yàn)矩陣和第三奇偶校驗(yàn)矩陣。圖5圖示了根據(jù)一個(gè)實(shí)施例的譯碼電路。圖6圖示了根據(jù)一個(gè)實(shí)施例的編碼電路。圖7圖示了根據(jù)一個(gè)實(shí)施例的譯碼電路。圖8圖示了根據(jù)一個(gè)實(shí)施例的譯碼器。圖9圖示了根據(jù)一個(gè)實(shí)施例的VN至CNP互連以及CNP至VN互連。圖IOA和圖IOB圖示了根據(jù)一個(gè)實(shí)施例的VN庫(kù)的VN至CNP互連以及CNP至VN互連。圖11圖示了根據(jù)一個(gè)實(shí)施例的VN至CNP互連。圖12圖示了根據(jù)一個(gè)實(shí)施例的校驗(yàn)節(jié)點(diǎn)處理器。圖13圖示了 2輸入排序模塊和4輸入排序模塊的電路設(shè)計(jì)。圖14圖示了根據(jù)一個(gè)實(shí)施例的Rcv更新模塊。圖15圖示了根據(jù)一個(gè)實(shí)施例的譯碼器。圖16圖示了根據(jù)一個(gè)實(shí)施例的編碼器。圖17圖示了根據(jù)一個(gè)實(shí)施例的編碼器。圖18圖示了根據(jù)一個(gè)實(shí)施例的校驗(yàn)節(jié)點(diǎn)處理器。
5
圖19圖示了根據(jù)一個(gè)實(shí)施例的校驗(yàn)節(jié)點(diǎn)處理器。圖20圖示了根據(jù)一個(gè)實(shí)施例的編碼器。圖21圖示了根據(jù)一個(gè)實(shí)施例的編碼器。圖2 和圖22b圖示了根據(jù)一個(gè)實(shí)施例的CNP。圖23圖示了根據(jù)一個(gè)實(shí)施例的奇偶校驗(yàn)矩陣。圖M圖示了根據(jù)一個(gè)實(shí)施例的校驗(yàn)節(jié)點(diǎn)處理器。圖25圖示了一種傳統(tǒng)的LDPC編碼器架構(gòu)。
具體實(shí)施例方式下面在編碼電路的上下文中所述的實(shí)施例類似地適用于譯碼電路；反之亦然。例如，LDPC(低密度奇偶校驗(yàn))碼可用于如圖3所示的由發(fā)送裝置至接收裝置的數(shù)據(jù)傳輸。圖3圖示了根據(jù)一個(gè)實(shí)施例的通信系統(tǒng)300。通信系統(tǒng)300包括發(fā)射器301，發(fā)射器301將待發(fā)送的數(shù)據(jù)304經(jīng)由信道303而發(fā)送至接收器302。待發(fā)送的數(shù)據(jù)304由編碼器305編碼為多個(gè)碼字。編碼器305將編碼后的數(shù)據(jù)306 提供給發(fā)送電路307 (例如包括調(diào)制器、發(fā)射天線等)，發(fā)送電路307將編碼后的數(shù)據(jù)306經(jīng)由信道303而發(fā)送至接收器302。編碼后的數(shù)據(jù)306由接收電路308(例如包括解調(diào)器、接收天線等)接收而成為接收數(shù)據(jù)309。由于碼字在傳輸中受信道303的噪聲影響，故接收電路308不能精確地重構(gòu)碼字，而是對(duì)所接收的碼字位產(chǎn)生對(duì)數(shù)似然比(log-likelihood ratio, LLR)309。這些對(duì)數(shù)似然比被提供給用于重構(gòu)所傳輸?shù)拇a字的譯碼器310。例如，編碼器305和譯碼器310是根據(jù)糾錯(cuò)碼、例如根據(jù)LDPC而配置。LDPC碼由其奇偶校驗(yàn)矩陣H來(lái)定義。對(duì)于任何奇偶校驗(yàn)矩陣H，都存在稱為坦納圖的對(duì)應(yīng)的二分圖，所述二分圖包括一組變量節(jié)點(diǎn)(V)和一組校驗(yàn)節(jié)點(diǎn)(C)。在坦納圖中， 如果奇偶校驗(yàn)矩陣H中的元素、為1，則校驗(yàn)節(jié)點(diǎn)C(下標(biāo)為i)連接于變量節(jié)點(diǎn)V(下標(biāo)為j) °奇偶校驗(yàn)矩陣H的列數(shù)N對(duì)應(yīng)于所傳輸?shù)拇a字的碼字位的數(shù)目。每個(gè)碼字都包括 K個(gè)信息位和M個(gè)奇偶校驗(yàn)位。奇偶校驗(yàn)矩陣H的行數(shù)對(duì)應(yīng)于奇偶校驗(yàn)位的數(shù)目M。對(duì)應(yīng)的坦納圖包括M = N-K個(gè)校驗(yàn)節(jié)點(diǎn)C (其中，每個(gè)校驗(yàn)節(jié)點(diǎn)對(duì)應(yīng)于由矩陣H中的一行所給定的校驗(yàn)方程)和N個(gè)變量節(jié)點(diǎn)，所接收的碼字中的每一位對(duì)應(yīng)有一個(gè)變量節(jié)點(diǎn)。在基于區(qū)塊的LDPC碼中，可將奇偶校驗(yàn)矩陣劃分為大小為ZXZ的方形子區(qū)塊 (子矩陣)。子矩陣是單位矩陣Iz的循環(huán)置換Pi或者是零子矩陣。循環(huán)置換矩陣Pi是通過(guò)將ZXZ單位矩陣中的列向右循環(huán)移位i個(gè)元素而從該單位矩陣得到的。矩陣Ptl是該ZXZ的單位矩陣。例如，對(duì)于Z = 8，
權(quán)利要求
1.一種譯碼電路，其包括數(shù)據(jù)緩存器，其包括用于存儲(chǔ)數(shù)據(jù)符號(hào)的多個(gè)存儲(chǔ)元件；處理電路，其包括多個(gè)輸入端和多個(gè)輸出端，其中，所述處理電路配置為處理經(jīng)由所述多個(gè)輸入端而接收的數(shù)據(jù)符號(hào)，并且經(jīng)由所述多個(gè)輸出端輸出處理后的數(shù)據(jù)符號(hào)；并且，所述多個(gè)存儲(chǔ)元件中的每個(gè)存儲(chǔ)元件耦接于所述多個(gè)輸入端中的關(guān)聯(lián)輸入端， 其中所述多個(gè)存儲(chǔ)元件與所述多個(gè)輸入端的關(guān)聯(lián)性由第一譯碼參數(shù)決定；并且，所述多個(gè)存儲(chǔ)元件中的每個(gè)存儲(chǔ)元件耦接于所述多個(gè)輸出端中的關(guān)聯(lián)輸出端， 其中所述多個(gè)存儲(chǔ)元件與所述多個(gè)輸出端的關(guān)聯(lián)性由第二譯碼參數(shù)決定；并且，所述第一譯碼參數(shù)和所述第二譯碼參數(shù)由譯碼規(guī)則決定，并且，所述第一譯碼參數(shù)和所述第二譯碼參數(shù)在整個(gè)譯碼過(guò)程中不變。
2.如權(quán)利要求1所述的譯碼電路，其中，所述第一譯碼參數(shù)和所述第二譯碼參數(shù)為非負(fù)整數(shù)。
3.如權(quán)利要求1或2所述的譯碼電路，其中，所述第一譯碼參數(shù)和所述第二譯碼參數(shù)各指定數(shù)據(jù)符號(hào)區(qū)塊相對(duì)于所述多個(gè)輸入端和所述多個(gè)輸出端的移位。
4.如權(quán)利要求1至3的任一項(xiàng)所述的譯碼電路，其中，所述譯碼規(guī)則由糾錯(cuò)碼給定。
5.如權(quán)利要求4所述的譯碼電路，其中，所述糾錯(cuò)碼為奇偶校驗(yàn)碼。
6.如權(quán)利要求5所述的譯碼電路，其中，所述糾錯(cuò)碼為低密度奇偶校驗(yàn)碼。
7.如權(quán)利要求1至6的任一項(xiàng)所述的譯碼電路，其中，所述數(shù)據(jù)符號(hào)對(duì)應(yīng)于經(jīng)由信道所接收的傳輸符號(hào)。
8.如權(quán)利要求7所述的譯碼電路，其中，所述數(shù)據(jù)符號(hào)為所述傳輸符號(hào)的對(duì)數(shù)似然比。
9.如權(quán)利要求1所述的譯碼電路，其中，所述處理電路配置為基于所述數(shù)據(jù)符號(hào)來(lái)檢驗(yàn)預(yù)定標(biāo)準(zhǔn)是否得到滿足。
10.如權(quán)利要求9所述的譯碼電路，其中，所述預(yù)定標(biāo)準(zhǔn)基于對(duì)所述數(shù)據(jù)符號(hào)的奇偶校驗(yàn)。
11.如權(quán)利要求1至10的任一項(xiàng)所述的譯碼電路，其中，每個(gè)存儲(chǔ)元件配置為將該存儲(chǔ)元件存儲(chǔ)的數(shù)據(jù)符號(hào)輸出至該存儲(chǔ)元件的關(guān)聯(lián)輸入端。
12.如權(quán)利要求11所述的譯碼電路，其中，每個(gè)存儲(chǔ)元件配置為在將該存儲(chǔ)元件存儲(chǔ)的數(shù)據(jù)符號(hào)輸出至該存儲(chǔ)元件的關(guān)聯(lián)輸入端之后，從該存儲(chǔ)元件的關(guān)聯(lián)輸出端接收另一數(shù)據(jù)符號(hào)，存儲(chǔ)該另一數(shù)據(jù)符號(hào)，并且將該另一數(shù)據(jù)符號(hào)輸出至該存儲(chǔ)元件的關(guān)聯(lián)輸入端。
13.如權(quán)利要求1至12的任一項(xiàng)所述的譯碼電路，其中，每個(gè)存儲(chǔ)元件與其關(guān)聯(lián)輸入端的耦接為硬布線。
14.如權(quán)利要求1至13的任一項(xiàng)所述的譯碼電路，其中，每個(gè)存儲(chǔ)元件與其關(guān)聯(lián)輸出端的耦接為硬布線。
15.如權(quán)利要求1至14的任一項(xiàng)所述的譯碼電路，其為既可用于編碼又可用于譯碼的電路。
16.一種編碼電路，其包括數(shù)據(jù)緩存器，其包括用于存儲(chǔ)數(shù)據(jù)符號(hào)的多個(gè)存儲(chǔ)元件；處理電路，其包括多個(gè)輸入端和多個(gè)輸出端，其中，所述處理電路配置為處理經(jīng)由所述多個(gè)輸入端而接收的數(shù)據(jù)符號(hào)，并且經(jīng)由所述多個(gè)輸出端輸出處理后的數(shù)據(jù)符號(hào)；并且，所述多個(gè)存儲(chǔ)元件中的每個(gè)存儲(chǔ)元件耦接于所述多個(gè)輸入端中的關(guān)聯(lián)輸入端， 并且所述多個(gè)存儲(chǔ)元件與所述多個(gè)輸入端的關(guān)聯(lián)性由第一編碼參數(shù)決定；并且，所述多個(gè)存儲(chǔ)元件中的每個(gè)存儲(chǔ)元件耦接于所述多個(gè)輸出端中的關(guān)聯(lián)輸出端， 并且所述多個(gè)存儲(chǔ)元件與所述多個(gè)輸出端的關(guān)聯(lián)性由第二編碼參數(shù)決定，并且，所述第一編碼參數(shù)和所述第二編碼參數(shù)由編碼規(guī)則決定，并且，所述第一編碼參數(shù)和所述第二編碼參數(shù)在整個(gè)編碼過(guò)程中不變。
17.—種通信系統(tǒng)，其包括具有如權(quán)利要求1至15的任一項(xiàng)所述的譯碼電路的接收器和具有如權(quán)利要求16所述的編碼電路的發(fā)射器。
18.—種譯碼方法，其包括將用于存儲(chǔ)數(shù)據(jù)符號(hào)的多個(gè)存儲(chǔ)元件中的每個(gè)存儲(chǔ)元件耦接于處理電路的多個(gè)輸入端中的關(guān)聯(lián)輸入端，所述處理電路配置為處理經(jīng)由所述多個(gè)輸入端而接收的數(shù)據(jù)符號(hào)并且經(jīng)由多個(gè)輸出端輸出處理后的數(shù)據(jù)符號(hào)，其中所述多個(gè)存儲(chǔ)元件與所述多個(gè)輸入端的關(guān)聯(lián)性由第一譯碼參數(shù)決定；將所述多個(gè)存儲(chǔ)元件中的每個(gè)存儲(chǔ)元件耦接于所述多個(gè)輸出端中的關(guān)聯(lián)輸出端，其中所述多個(gè)存儲(chǔ)元件與所述多個(gè)輸出端的關(guān)聯(lián)性由第二譯碼參數(shù)決定；其中，所述第一譯碼參數(shù)和所述第二譯碼參數(shù)由譯碼規(guī)則決定，并且，所述第一譯碼參數(shù)和所述第二譯碼參數(shù)在整個(gè)譯碼過(guò)程中不變。
19.一種編碼方法，其包括將用于存儲(chǔ)數(shù)據(jù)符號(hào)的多個(gè)存儲(chǔ)元件中的每個(gè)存儲(chǔ)元件耦接于處理電路的多個(gè)輸入端中的關(guān)聯(lián)輸入端，所述處理電路配置為處理經(jīng)由所述多個(gè)輸入端而接收的數(shù)據(jù)符號(hào)并且經(jīng)由多個(gè)輸出端輸出處理后的數(shù)據(jù)符號(hào)，其中所述多個(gè)存儲(chǔ)元件與所述多個(gè)輸入端的關(guān)聯(lián)性由第一編碼參數(shù)決定；將所述多個(gè)存儲(chǔ)元件中的每個(gè)存儲(chǔ)元件耦接于所述多個(gè)輸出端中的關(guān)聯(lián)輸出端，其中所述多個(gè)存儲(chǔ)元件與所述多個(gè)輸出端的關(guān)聯(lián)性由第二編碼參數(shù)決定；其中，所述第一編碼參數(shù)和所述第二編碼參數(shù)由編碼規(guī)則決定，并且，所述第一編碼參數(shù)和所述第二編碼參數(shù)在整個(gè)譯碼過(guò)程中不變。
全文摘要
本發(fā)明涉及一種譯碼電路，該譯碼電路包括數(shù)據(jù)緩存器，其包括用于存儲(chǔ)數(shù)據(jù)符號(hào)的多個(gè)存儲(chǔ)元件；處理電路，其包括多個(gè)輸入端和多個(gè)輸出端，其中，所述處理電路配置為處理通過(guò)多個(gè)輸入端和輸出端接收的數(shù)據(jù)符號(hào)。第一譯碼參數(shù)和第二譯碼參數(shù)由譯碼規(guī)則決定，并且其中第一譯碼參數(shù)和第二譯碼參數(shù)在整個(gè)譯碼過(guò)程中不變。
文檔編號(hào)H03M13/11GK102217200SQ200980145904
公開日2011年10月12日 申請(qǐng)日期2009年9月15日 優(yōu)先權(quán)日2008年9月26日
發(fā)明者蔡朝暉, 陳保善 申請(qǐng)人:新加坡科技研究局