閃存譯碼電路測(cè)試方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種閃存譯碼電路測(cè)試方法。
【背景技術(shù)】
[0002]集成電路產(chǎn)品主要可分為三大類型:邏輯、存儲(chǔ)器和模擬電路。其中存儲(chǔ)器包括例如隨機(jī)存儲(chǔ)器(RAM)、動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)、只讀存儲(chǔ)器(ROM)、可擦除可編程只讀存儲(chǔ)器(EPROM)、快閃存儲(chǔ)器(FLASH，簡稱閃存)和鐵電存儲(chǔ)器(FRAM)等。存儲(chǔ)器中，閃存的發(fā)展尤為迅速。它的主要特點(diǎn)是在不加電的情況下能長期保持存儲(chǔ)的信息，具有集成度高、較快的存取速度和易于擦除等多項(xiàng)優(yōu)點(diǎn)，因而在微機(jī)、自動(dòng)化控制等多項(xiàng)領(lǐng)域得到了廣泛的應(yīng)用。各種各樣的閃存中，可以分為兩種類型:疊柵器件和分柵器件，疊柵器件的存儲(chǔ)單元具有浮柵和控制柵等結(jié)構(gòu)。
[0003]將譯碼器與其閃存存儲(chǔ)單元集成后，需要對(duì)閃存存儲(chǔ)單元和譯碼器的組合譯碼電路進(jìn)行充分和可靠測(cè)試。然而，現(xiàn)有測(cè)試方法無法對(duì)具有鏡像存儲(chǔ)單元結(jié)構(gòu)的譯碼電路進(jìn)行全面有效的測(cè)試。

【發(fā)明內(nèi)容】

[0004]本發(fā)明解決的問題是提供一種新的閃存譯碼電路測(cè)試方法，從而對(duì)具有鏡像存儲(chǔ)單元結(jié)構(gòu)的譯碼電路進(jìn)行全面有效的測(cè)試。
[0005]為解決上述問題，本發(fā)明提供一種閃存譯碼電路測(cè)試方法，閃存譯碼電路包括:呈m行η列陣列排布的存儲(chǔ)單元，其中m和η為正偶數(shù)；同一列中，從第一個(gè)所述存儲(chǔ)單元開始，每相鄰兩個(gè)所述存儲(chǔ)單元為一個(gè)鏡像對(duì)稱結(jié)構(gòu)，一個(gè)所述鏡像對(duì)稱結(jié)構(gòu)的兩個(gè)所述存儲(chǔ)單元連接同一條字線；每個(gè)所述存儲(chǔ)單元都連接其所在行的行譯碼器和其所在列的列譯碼器；閃存譯碼電路測(cè)試方法包括:將m行η列所述存儲(chǔ)單元全部劃分為呈2sRs列陣列，在劃分過程中，每次劃分出的陣列都為剩余所述存儲(chǔ)單元能夠劃分出的最大28行8列陣列;對(duì)每個(gè)28行8列陣列都進(jìn)行測(cè)試，從第一列所述存儲(chǔ)單元開始至第s列所述存儲(chǔ)單元，按以下次序?qū)ο鄳?yīng)的所述行譯碼器和所述列譯碼器進(jìn)行測(cè)試:對(duì)第k列第2k-l行所在存儲(chǔ)單元對(duì)應(yīng)的所述行譯碼器和所述列譯碼器進(jìn)行測(cè)試;對(duì)第k列第2k行所在存儲(chǔ)單元對(duì)應(yīng)的所述行譯碼器和所述列譯碼器進(jìn)行測(cè)試;其中，s為正整數(shù)，2s小于等于m且2s小于等于n，k為I至s的整數(shù)。
[0006]可選的，在對(duì)第k列第2k_l行所在存儲(chǔ)單元對(duì)應(yīng)的所述行譯碼器和所述列譯碼器進(jìn)行測(cè)試包括:對(duì)第k列第2k-l行所在存儲(chǔ)單元寫入“O;對(duì)第k列第2k-l行所在存儲(chǔ)單元進(jìn)行讀出操作；在對(duì)第k列第2k行所在存儲(chǔ)單元對(duì)應(yīng)的所述行譯碼器和所述列譯碼器進(jìn)行測(cè)試包括:對(duì)第k列第2k行所在存儲(chǔ)單元寫入“O”；對(duì)第k列第2k行所在存儲(chǔ)單元進(jìn)行讀出操作。
[0007]可選的，對(duì)第k列第2k_l行所在存儲(chǔ)單元寫入“O”的過程包括:對(duì)第k列第2k_l行所在存儲(chǔ)單元所連接的控制柵線加第一控制電壓;對(duì)第k列第2k行所在存儲(chǔ)單元所連接的控制柵線加第二控制電壓;所述第一控制電壓大于所述第二控制電壓;對(duì)第k列第2k-l行所在存儲(chǔ)單元所連接的位線加第一位線電壓;對(duì)第k列第2k行所在存儲(chǔ)單元所連接的位線加第二位線電壓;所述第一位線電壓大于所述第二位線電壓;對(duì)所述字線加第一字線電壓。
[0008]可選的，所述第一控制電壓為7V?1V，所述第二控制電壓為5V?7V，所述第一位線電壓為4V?7V，所述第二位線電壓為0V，所述第一字線電壓為2V?4V。
[0009]可選的，對(duì)第k列第2k行所在存儲(chǔ)單元寫入“O”的過程包括:對(duì)第k列第2k_l行所在存儲(chǔ)單元所連接的控制柵線加第三控制電壓;對(duì)第k列第2k行所在存儲(chǔ)單元所連接的控制柵線加第四控制電壓;所述第三控制電壓小于所述第四控制電壓;對(duì)第k列第2k-l行所在存儲(chǔ)單元所連接的位線加第三位線電壓;對(duì)第k列第2k行所在存儲(chǔ)單元所連接的位線加第四位線電壓;所述第三位線電壓小于所述第四位線電壓;對(duì)所述字線加第二字線電壓。
[0010]可選的，所述第三控制電壓為5V?7V，所述第四控制電壓為7V?1V，所述第一位線電壓為0V，所述第二位線電壓為4V?7V，所述第二字線電壓為2V?4V。
[0011]可選的，對(duì)第k列第2k_l行所在存儲(chǔ)單元進(jìn)行讀出操作的過程包括:對(duì)第k列第2k-1行所在存儲(chǔ)單元所連接的控制柵線加第五控制電壓;對(duì)第k列第2k行所在存儲(chǔ)單元所連接的控制柵線加第六控制電壓;所述第五控制電壓小于所述第六控制電壓;對(duì)第k列第2k-l行所在存儲(chǔ)單元所連接的位線加第五位線電壓;對(duì)第k列第2k行所在存儲(chǔ)單元所連接的位線加第六位線電壓;所述第五位線電壓小于所述第六位線電壓;對(duì)所述字線加第三字線電壓。
[0012]可選的，所述第五控制電壓為OV，所述第六控制電壓為4V?7V，所述第五位線電壓為OV，所述第六位線電壓為0.5V?2V，所述第三字線電壓為3V?6V。
[0013]可選的，對(duì)第k列第2k行所在存儲(chǔ)單元進(jìn)行讀出操作的過程包括:對(duì)第k列第2k_l行所在存儲(chǔ)單元所連接的控制柵線加第七控制電壓;對(duì)第k列第2k行所在存儲(chǔ)單元所連接的控制柵線加第八控制電壓;所述第七控制電壓大于所述第八控制電壓;對(duì)第k列第2k-l行所在存儲(chǔ)單元所連接的位線加第七位線電壓;對(duì)第k列第2k行所在存儲(chǔ)單元所連接的位線加第八位線電壓;所述第七位線電壓大于所述第八位線電壓;對(duì)所述字線加第四字線電壓。
[0014]可選的，所述第七控制電壓為4V?7V，所述第八控制電壓為0V，所述第七位線電壓為0.5V?2V，所述第八位線電壓為OV，所述第四字線電壓為3V?6V。
[0015]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0016]本發(fā)明的技術(shù)方案中，將m行η列所述存儲(chǔ)單元全部劃分為呈28行8列陣列，在劃分過程中，每次劃分出的陣列都為剩余所述存儲(chǔ)單元能夠劃分出的最大28行8列陣列;然后，對(duì)每個(gè)28行8列陣列都進(jìn)行測(cè)試，從第一列所述存儲(chǔ)單元開始至第s列所述存儲(chǔ)單元，按以下次序?qū)ο鄳?yīng)的所述行譯碼器和所述列譯碼器進(jìn)行測(cè)試:對(duì)第k列第2k-l行所在存儲(chǔ)單元對(duì)應(yīng)的所述行譯碼器和所述列譯碼器進(jìn)行測(cè)試;對(duì)第k列第2k行所在存儲(chǔ)單元對(duì)應(yīng)的所述行譯碼器和所述列譯碼器進(jìn)行測(cè)試;其中，s為正整數(shù)，2s小于等于m且2s小于等于η，kSl至s的整數(shù)。采用上述測(cè)試方法，能夠?qū)哂戌R像存儲(chǔ)單元結(jié)構(gòu)的譯碼電路進(jìn)行全面有效的測(cè)試。
【附圖說明】
[0017]圖1是現(xiàn)有閃存譯碼電路測(cè)試方法對(duì)應(yīng)測(cè)試圖案示意圖；
[0018]圖2是閃存存儲(chǔ)單元具有鏡像對(duì)稱結(jié)構(gòu)時(shí)的俯視結(jié)構(gòu)示意圖；
[0019]圖3是圖2所示閃存存儲(chǔ)單元陣列對(duì)應(yīng)的電路結(jié)構(gòu)示意圖；
[0020]圖4是本發(fā)明實(shí)施例提供的閃存譯碼電路測(cè)試方法對(duì)應(yīng)測(cè)試圖案示意圖。
【具體實(shí)施方式】
[0021]現(xiàn)有閃存存儲(chǔ)單元通常是以陣列方式一一排布，如圖1所示，各行與各列中的每一個(gè)點(diǎn)代表一個(gè)閃存存儲(chǔ)單元，這種結(jié)構(gòu)可以通過測(cè)試整個(gè)閃存存儲(chǔ)單元陣列對(duì)角線所示的一條對(duì)角線被編程時(shí)，即一種數(shù)據(jù)圖型被輸入和讀取，并且此后整個(gè)存儲(chǔ)器被讀取時(shí)，X譯碼器(行譯碼器)和Y譯碼器(列譯碼器)的正確功能都被全部測(cè)試。
[0022]當(dāng)閃存存儲(chǔ)單元結(jié)構(gòu)是一種鏡像對(duì)稱結(jié)構(gòu)(亦即上述鏡像存儲(chǔ)單元結(jié)構(gòu))時(shí)，現(xiàn)有的對(duì)角線測(cè)試方法不能夠有效地掃描測(cè)試全部行和列的譯碼器。
[0023]具體的，如圖2和圖3所示，當(dāng)閃存存儲(chǔ)單元具有鏡像對(duì)稱結(jié)構(gòu)時(shí)，同一行中，每上下相鄰兩個(gè)存儲(chǔ)單元組成一個(gè)鏡像對(duì)稱結(jié)構(gòu)，即第一列第一個(gè)存儲(chǔ)單元和第二個(gè)存儲(chǔ)單元為一個(gè)鏡像對(duì)稱結(jié)構(gòu)，第三個(gè)存儲(chǔ)單元和第四個(gè)存儲(chǔ)單元為一個(gè)鏡像對(duì)稱結(jié)構(gòu)，其它存儲(chǔ)單元以此類推。其它列存儲(chǔ)單元與第一列存儲(chǔ)單元的結(jié)構(gòu)類似。存儲(chǔ)單元陣列中包括有多條控制柵線、多條位線和多條字線。每一行的所述存儲(chǔ)單元的柵極連接在一條控制柵線上。但是，對(duì)于存儲(chǔ)單元具有鏡像對(duì)稱結(jié)構(gòu)時(shí)，同一列中相鄰兩行的所述存儲(chǔ)單元連接在同一條字線，所述字線用于控制是否對(duì)所述存儲(chǔ)單元進(jìn)行讀取。而且，同一列的所述存儲(chǔ)單元中，全部鏡像對(duì)稱結(jié)構(gòu)的第一個(gè)存儲(chǔ)單元的源極連接在一條位線，全部鏡像對(duì)稱結(jié)構(gòu)的第二個(gè)存儲(chǔ)單元的源極連接在二條位線。
[0024]這種情況下，如果采用圖1所示的測(cè)試方法，則其對(duì)角線地址譯碼方式是(X0，YO)、(父1，￥1)、(乂2，￥2)和03，￥3)等，以此一直延伸下去。其中41代表的是存儲(chǔ)單元在整個(gè)陣列中的行坐標(biāo)，i所對(duì)應(yīng)的整數(shù)即為存儲(chǔ)單元所在行數(shù)減去I得到的整數(shù)，同樣的，Yj代表的是存儲(chǔ)單元在整個(gè)陣列中的列坐標(biāo)，j所對(duì)應(yīng)的整數(shù)即為存儲(chǔ)單元所在列數(shù)減去I得到的整數(shù)。
[0025]圖2標(biāo)注出兩個(gè)存儲(chǔ)單元，分別為存儲(chǔ)單元Cl和存儲(chǔ)單元C2。存儲(chǔ)單元Cl對(duì)應(yīng)的行地址線為XO，對(duì)應(yīng)的列地址線為YO，存儲(chǔ)單元C2對(duì)應(yīng)的行地址線為XI，對(duì)應(yīng)的列地址線也為Y0。結(jié)合圖2和圖3可知，存儲(chǔ)單元Cl的源極連接位線BLO，存儲(chǔ)單元C2的源極連接位線BLl。存儲(chǔ)單元Cl和存儲(chǔ)單元C2的漏極都連接至字線WL0。存儲(chǔ)單元Cl的柵極和第一行其它所述存儲(chǔ)單