專利名稱：用于具有精密延遲分辨率的可編程延遲的方法及設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例大體上涉及時(shí)間延遲電路，且更具體地說，涉及能夠在集成電路(IC)內(nèi)提供可編程延遲的電路。
背景技術(shù)：
面向利用高速同步通信的現(xiàn)代裝置的一個(gè)挑戰(zhàn)是適當(dāng)?shù)貙?duì)準(zhǔn)時(shí)鐘信號(hào)與數(shù)據(jù)信號(hào)。此類信號(hào)之間的未對(duì)準(zhǔn)可能降低通信速度且/或有可能導(dǎo)致數(shù)據(jù)破壞。隨著針對(duì)較快速通信的商業(yè)及技術(shù)需求增加，未對(duì)準(zhǔn)的容許度變得較為嚴(yán)格，因此向設(shè)計(jì)者提出挑戰(zhàn)以改進(jìn)用于維持時(shí)鐘信號(hào)與數(shù)據(jù)信號(hào)之間的精密對(duì)準(zhǔn)的常規(guī)技術(shù)的延遲分辨率。
一種用于對(duì)準(zhǔn)時(shí)鐘信號(hào)與數(shù)據(jù)信號(hào)的方法是提供可編程延遲線以延遲時(shí)鐘信號(hào)及/或數(shù)據(jù)信號(hào)。延遲量可由用于獲得完成對(duì)準(zhǔn)的最佳延遲的校準(zhǔn)算法來確定。常規(guī)的可編程延遲線可覆蓋2.4納秒(ns)范圍且具有100皮秒(ps)的延遲分辨率。此類裝置可能限于針對(duì)其延遲單元僅使用例如NAND邏輯電路、多路復(fù)用器及/或反相器等有源組件，且其延遲分辨率可由2個(gè)反相器或更多的延遲限制，其在65 nm或45 nm CMOS制造技術(shù)中可為50psx2-100ps。為了適當(dāng)?shù)厥垢咚贁?shù)據(jù)及時(shí)鐘信號(hào)抗扭斜，100ps的分辨率可能是不夠的。
已提議使用差動(dòng)電路改進(jìn)分辨率的常規(guī)結(jié)構(gòu)；然而，此類實(shí)施方案可能要求過多功率且因此可能不適合用于例如移動(dòng)終端等電池操作型移動(dòng)裝置。
因此，需要具有足夠精密以對(duì)準(zhǔn)與高速通信相關(guān)聯(lián)的信號(hào)的分辨率且同時(shí)具有適合于在移動(dòng)裝置中實(shí)施的降低的功率消耗要求的可編程延遲裝置
發(fā)明內(nèi)容
本發(fā)明的示范性實(shí)施例是針對(duì)用于可編程時(shí)間延遲的設(shè)備及方法。
在一個(gè)實(shí)施例中，呈現(xiàn)一種用于提供可編程時(shí)間延遲的設(shè)備。所述設(shè)備可包含第一延遲級(jí)，其具有包括無源網(wǎng)絡(luò)的延遲單元，其中所述第一延遲級(jí)能夠提供第一時(shí)間延遲。所述設(shè)備可進(jìn)一步包含第二延遲級(jí)，其包括多個(gè)延遲單元，其中每一延遲單元能夠提供大于所述第一時(shí)間延遲的第二時(shí)間延遲，且其中所述第一延遲級(jí)及所述第二延遲級(jí)經(jīng)配置以基于延遲選擇命令而將輸入信號(hào)延遲總時(shí)間延遲。
在另一實(shí)施例中，呈現(xiàn)一種將輸入信號(hào)延遲所要時(shí)間延遲的方法。所述方法可包含基于所要時(shí)間延遲而接收延遲選擇命令；根據(jù)所述延遲選擇命令而建立包括選自多個(gè)延遲單元的至少一個(gè)延遲元件的電路路徑，其中所述多個(gè)延遲單元中的至少一者包括包含無源網(wǎng)絡(luò)的延遲元件。所述方法可進(jìn)一步包含使輸入信號(hào)穿過所述所建立電路路徑以實(shí)現(xiàn)所述輸入信號(hào)的所要時(shí)間延遲。
另一實(shí)施例可包括一種用于提供可編程時(shí)間延遲的裝置，其包含用于基于所要時(shí)間延遲而接收延遲選擇命令的裝置；用于根據(jù)所述延遲選擇命令而建立包括選自多個(gè)延遲單元的至少一個(gè)延遲元件的電路路徑的裝置，其中所述多個(gè)延遲單元中的至少一者包括包含無源網(wǎng)絡(luò)的延遲元件；以及用于使輸入信號(hào)穿過所述所建立電路路徑以實(shí)現(xiàn)所述輸入信號(hào)的所要時(shí)間延遲的裝置。


呈現(xiàn)附圖以幫助描述本發(fā)明的實(shí)施例，且提供附圖僅用于說明所述實(shí)施例而非限制所述實(shí)施例。
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圖2為另一示范性可編程延遲裝置的詳細(xì)框圖。
圖3A、圖3B為說明圖2中所展示的示范性可編程延遲裝置的操作的圖。
圖4為可利用可編程延遲裝置的示范性移動(dòng)裝置的圖。
圖5為描繪與可編程延遲裝置相關(guān)聯(lián)的示范性過程的流程圖。
具體實(shí)施例方式
在針對(duì)本發(fā)明的特定實(shí)施例的以下描述及相關(guān)圖式中揭示本發(fā)明的各方面。可在不脫離本發(fā)明的范圍的情況下設(shè)計(jì)出替代實(shí)施例。另外，將不再詳細(xì)描述或?qū)⑹÷员景l(fā)明的眾所周知的元件以免混淆本發(fā)明的相關(guān)細(xì)節(jié)。
詞"示范性"在本文中用以意指"充當(dāng)實(shí)例、例子或說明"。本文中描述為"示范性"的任何實(shí)施例沒有必要理解為比其它實(shí)施例優(yōu)選或有利。同樣，術(shù)語"本發(fā)明的實(shí) 施例"不要求本發(fā)明的所有實(shí)施例均包括所論述的特征、優(yōu)點(diǎn)或操作模式。術(shù)語"延遲 元件"在本文中用以指示可用于電路中以在使信號(hào)穿過其時(shí)向所述信號(hào)引入時(shí)間延遲的 電氣/電子組件。延遲元件可為可以經(jīng)設(shè)計(jì)以提供信號(hào)延遲的任何電路配置來布置的一個(gè) 或一個(gè)以上無源組件，例如電阻器、電容器及/或電感器。延遲元件還可為經(jīng)配置以提供 信號(hào)延遲的一個(gè)或一個(gè)以上有源組件，例如緩沖器及/或反相器。如本文中所使用，有源 組件除了輸入信號(hào)以外還利用外部能量源以便執(zhí)行其功能。舉例來說，可用以實(shí)現(xiàn)反相 器的一個(gè)或一個(gè)以上晶體管可能需要由獨(dú)立電流及/或電壓源供應(yīng)的偏置電壓。
本文中所使用的術(shù)語僅用于描述特定實(shí)施例的目的且不希望限制本發(fā)明的實(shí)施例。 如本文中所使用，除非上下文另有明確指示，否則單數(shù)形式"一"及"所述"還既定包 括復(fù)數(shù)形式。將進(jìn)一步了解，術(shù)語"包含"及/或"包括"當(dāng)在本文中使用時(shí)指定所陳述 的特征、整數(shù)、步驟、操作、元件及/或組件的存在，但不排除一個(gè)或一個(gè)以上其它特征、 整數(shù)、步驟、操作、元件、組件及/或其群組的存在或添加。
另外，依據(jù)待由(例如)計(jì)算裝置的元件執(zhí)行的動(dòng)作序列來描述許多實(shí)施例。將認(rèn) 識(shí)到，可通過特定電路(例如，專用集成電路(ASIC))、通過由一個(gè)或一個(gè)以上處理器 執(zhí)行的程序指令或通過所述兩者的組合來執(zhí)行本文所描述的各種動(dòng)作。另外，可認(rèn)為本 文所描述的這些動(dòng)作序列完全包含于任何形式的計(jì)算機(jī)可讀存儲(chǔ)媒體內(nèi)，所述計(jì)算機(jī)可 讀存儲(chǔ)媒體在其中存儲(chǔ)有一組對(duì)應(yīng)計(jì)算機(jī)指令，其在執(zhí)行時(shí)將致使相關(guān)聯(lián)的處理器執(zhí)行 本文所描述的功能性。因此，本發(fā)明的各種方面可以許多不同形式來實(shí)施，所有所述形 式已被預(yù)期屬于所主張的標(biāo)的物的范圍內(nèi)。此外，對(duì)于本文所描述的實(shí)施例中的每一者， 任何此類實(shí)施例的對(duì)應(yīng)形式可在本文中描述為(例如)"經(jīng)配置以執(zhí)行所描述動(dòng)作的邏 輯"。
圖1為包括精密延遲級(jí)110及離散延遲級(jí)120的示范性可編程延遲裝置(PDD) 100 的框圖。在各種實(shí)施例中，精密延遲級(jí)110可串聯(lián)地耦合到離散延遲級(jí)120。然而，其 它實(shí)施例可以不限于串聯(lián)連接的其它方式來連接精密延遲級(jí)與離散延遲級(jí)。
精密延遲級(jí)100可利用包括一個(gè)或一個(gè)以上無源元件(例如電阻器、電容器及/或電 感器)的延遲元件，所述無源元件可配置于可用以向通過信號(hào)引入延遲的任何電路中。 由精密延遲級(jí)100引入的延遲量可由所使用的無源組件的類型、每一無源組件的值及/ 或連接無源元件的電路的配置來確定。給定用作延遲元件的無源組件的性質(zhì)，可將由精 密延遲級(jí)110引入的延遲量精確地調(diào)諧為小時(shí)間值，因此提供小延遲分辨率。如下文將 論述，由精密延遲級(jí)100提供的延遲可小于在離散延遲級(jí)中提供的延遲。舉例來說，各種實(shí)施例可具有近似為與由離散延遲級(jí)120提供的最小延遲相關(guān)聯(lián)的延遲時(shí)間的一半的 精密延遲。具有此精密延遲分辨率可有助于減輕量化誤差。
離散延遲級(jí)200可包括作為延遲元件的有源組件。此類有源組件可包括反相器、緩 沖器、餓電流反相器/緩沖器、多路復(fù)用器等。用作延遲元件的有源組件可經(jīng)設(shè)計(jì)以提供 離散的固定量的時(shí)間延遲。因此，為了增加延遲量，添加更多離散有源組件以增加延遲 元件的數(shù)目。由于有源組件的性質(zhì)，單一有源組件可與精密延遲級(jí)IOO中的用作延遲元 件的無源組件相比提供較大時(shí)間延遲。
可在PDD 100的輸入端子處提供輸入信號(hào)，使得PPD 100可將所述輸入信號(hào)延遲預(yù) 定量的時(shí)間延遲。預(yù)定時(shí)間延遲可由延遲選擇命令指定。輸入信號(hào)可穿過精密延遲級(jí)110 及/或離散延遲級(jí)120，且所得輸出可為延遲了由延遲級(jí)IIO與120兩者所確定的總時(shí)間 延遲的輸入信號(hào)?？傃舆t可為由延遲選擇命令指定的預(yù)定量的時(shí)間，所述延遲選擇命令 可為以所要延遲量編碼的二進(jìn)制字。
輸入信號(hào)可為由數(shù)字?jǐn)?shù)據(jù)調(diào)制及/或編碼的電壓信號(hào)。輸出信號(hào)理想地為輸入信號(hào)的 經(jīng)延遲版本，但還可能具有由PDD 100引入的某一量的噪聲。然而，此噪聲應(yīng)受到控制， 使得任何信號(hào)降級(jí)將不會(huì)對(duì)采用PDD 100的系統(tǒng)的操作造成不利影響。
圖2為包括精密延遲級(jí)210及離散延遲級(jí)220的另一示范性可編程延遲裝置(PDD) 200的詳細(xì)框圖。在此實(shí)施例中，精密延遲級(jí)210可僅包括一個(gè)延遲單元230。離散延 遲級(jí)220可包括六個(gè)延遲單元240—1到240_6。延遲單元230、 240—1、、 240_6中的 每一者可以串聯(lián)方式來配置，其中輸入信號(hào)進(jìn)入通過精密延遲級(jí)210，且輸出信號(hào)由延 遲單元240_6提供。每一延遲單元230、 240—1、…、240—6可將輸入信號(hào)延遲不同量， 且所述延遲單元的效應(yīng)可相加在一起以產(chǎn)生輸入信號(hào)的總延遲。延遲選擇命令可為8位 字，其中可僅使用7個(gè)位。延遲選擇命令字的個(gè)別位可表示獨(dú)立信號(hào)sel—dlyO到sel_dly6， 其中分別將每一信號(hào)中的一者提供到對(duì)應(yīng)延遲單元230、 240—1、…、240_6。這些信號(hào) 可"激活"或"去活"負(fù)責(zé)產(chǎn)生對(duì)于每一延遲單元230、 240—1、…、240—6為唯一的時(shí) 間延遲的電路。
延遲單元230可進(jìn)一步包括兩個(gè)三態(tài)緩沖器211、 213、多路復(fù)用器219以及延遲電 路214。三態(tài)緩沖器211可連接到多路復(fù)用器219的一個(gè)輸入，另一三態(tài)緩沖器213可 連接到延遲電路214，且延遲電路連接到多路復(fù)用器219的另一輸入。
延遲電路214可包括用于引起精密延遲的無源組件。在此實(shí)施例中，延遲電路214 可包括經(jīng)配置為低通濾波器的電阻器217及電容器215。在各種實(shí)施例中，電容器的值 可為近似10毫微微法拉(fF)，且電阻器的值可為近似166歐姆。當(dāng)與來自典型門尺寸的寄生阻抗組合時(shí)，這些值可產(chǎn)生近似25 psec的延遲，此延遲小于其它延遲單元 240—1、…、240—6中的任一者?？蛇x擇其它電阻器及電容器值來更改此時(shí)間延遲。此外， 可選擇其它網(wǎng)絡(luò)配置來更改精密時(shí)間延遲。在其它實(shí)施例中，可使用其它電路來實(shí)現(xiàn)精 密時(shí)間延遲。舉例來說，可使用快速環(huán)形振蕩器來產(chǎn)生非常精密的延遲(例如，以5psec 步長)。另一實(shí)施例可利用可根據(jù)參考時(shí)鐘產(chǎn)生許多精密延遲或相位的數(shù)字相位內(nèi)插器。 這兩種方法均可并入有校準(zhǔn)方法以解調(diào)制造工藝歪斜，且產(chǎn)生較精密的延遲步長。此外， 這些方法還可較容易地控制并維持單調(diào)延遲步長，且因此簡化定時(shí)校準(zhǔn)算法。
延遲單元230的操作可經(jīng)描述如下?？稍谌龖B(tài)緩沖器211、 213的輸入處呈現(xiàn)輸入 信號(hào)。所述三態(tài)緩沖器中的每一者可由延遲選擇控制信號(hào)sel—dly0 (信號(hào)sel—dly0—n為 sel一dly0的反轉(zhuǎn))控制。此外，seLdlyO為可對(duì)應(yīng)于延遲選擇命令字的最低有效位的二進(jìn) 制信號(hào)。當(dāng)sel—dly0為高(例如，二進(jìn)制值"1")時(shí)，將三態(tài)緩沖器213置于低阻抗?fàn)?態(tài)中，且將三態(tài)緩沖器211置于高阻抗?fàn)顟B(tài)中。多路復(fù)用器219選擇連接到延遲電路230 的輸入。輸入信號(hào)可接著流經(jīng)三態(tài)緩沖器213且接著流經(jīng)延遲電路214。在穿過延遲電 路214之后，輸入信號(hào)可被延遲最小(例如，25psec)量，且接著穿過多路復(fù)用器219 到達(dá)離散延遲級(jí)220中的下一延遲單元240_1上。
當(dāng)sel一dlyO被設(shè)定為低(例如，二進(jìn)制值"0")時(shí)，將三態(tài)緩沖器211置于導(dǎo)通狀 態(tài)中，且在多路復(fù)用器219上選擇連接到三態(tài)緩沖器211的輸入。這允許輸入信號(hào)在實(shí) 質(zhì)上無時(shí)間延遲(除通過電路的傳播延遲以外，此延遲可被忽略，因?yàn)榇斯逃醒舆t對(duì)于 數(shù)據(jù)路徑與時(shí)鐘路徑兩者均存在)的情況下穿過延遲單元230。而且，可將三態(tài)緩沖器 213置于高阻抗?fàn)顟B(tài)中，因此防止通過延遲電路214的任何寄生電流流動(dòng)。這允許延遲 單元230在其未被用以延遲輸入信號(hào)時(shí)節(jié)省功率。
可串聯(lián)耦合到精密延遲級(jí)210的離散延遲級(jí)220可包括六個(gè)延遲單元240_1、…、 240—6。每一延遲單元240—1:6可進(jìn)一步包括兩個(gè)三態(tài)緩沖器221—1:6、 223—1:6、多路復(fù) 用器229—1:6以及延遲電路224—1:6。三態(tài)緩沖器221_1:6可直接連接到多路復(fù)用器 229_1:6的一個(gè)輸入。另一三態(tài)緩沖器223一1:6可連接到延遲電路224—1:6，且延遲電路 224—1:6可接著連接到多路復(fù)用器229—1:6的另一輸入。
每一延遲單元240—1:6進(jìn)一步包括延遲電路224—1:6，其可包括用于延遲元件的多個(gè) 有源組件。在此實(shí)施例中，每一延遲元件可為反相器227，然而，如上文所提及，可使 用其它有源組件。每一反相器227可將信號(hào)延遲比精密延遲單元230所提供的時(shí)間延遲 的固定離散量大的時(shí)間(例如，50ps)。反相器227可成對(duì)分組以防止信號(hào)在輸出處反 相，其中反相器的最小數(shù)目對(duì)于延遲電路224—1為二。用于每一連續(xù)延遲單元240—2、…、240—6的延遲電路中的反相器227的數(shù)目可以2的冪增加。因此，延遲單元240_1將賦 予100 ps的延遲。與每一個(gè)別延遲單元240—2、…、240_6相關(guān)聯(lián)的每一連續(xù)時(shí)間延遲 將為50psx211，其中n取整數(shù)2、…、6。在其它實(shí)施例中，反相器的數(shù)目可對(duì)于每一連 續(xù)延遲單元240—1、…、240—6線性地、以對(duì)數(shù)方式增加或以任何其它方式改變。此外， 在各種實(shí)施例中，反相器的數(shù)目對(duì)于所述延遲單元中的至少兩者可為相等的。
每一延遲單元240—1:6的操作可描述如下?？稍谌龖B(tài)緩沖器221—1:6、 223—1:6的輸 入處呈現(xiàn)來自延遲單元230的輸出的信號(hào)。三態(tài)緩沖器可由延遲選擇控制信號(hào)sel_dlyl:6 (信號(hào)sel—dlyl:6_n為sel—dlyl:6的反轉(zhuǎn))控制。此外，每一信號(hào)sel_dlyl、、 sel_dly6 為對(duì)應(yīng)于延遲選擇命令字中的相應(yīng)位的二進(jìn)制信號(hào)。選擇命令字中的每一位的位置(即， 與每一位相關(guān)聯(lián)的"2的冪")對(duì)應(yīng)于每一信號(hào)的編號(hào)。舉例來說，sel一dlyl對(duì)應(yīng)于命令 字中的第二位(即，2i的位置)，sel_dly2對(duì)應(yīng)于命令字中的第三位(即，22的位置)， 等等。
進(jìn)一步參考每一延遲單元240—1:6的操作，當(dāng)sel一dlyl:6為高(例如，二進(jìn)制值"l") 時(shí)，將三態(tài)緩沖器223—l:6置于低阻抗?fàn)顟B(tài)中，且將三態(tài)緩沖器221_1:6置于高阻抗?fàn)?態(tài)中。多路復(fù)用器229—l:6選擇連接到延遲電路240—1:6的輸入。輸入信號(hào)可接著流經(jīng) 三態(tài)緩沖器223—1:6，且接著流經(jīng)延遲電路224_1:6。在穿過延遲電路224—1:6之后，輸 入信號(hào)被延遲對(duì)應(yīng)于相應(yīng)延遲電路224_1:6中的反相器227的數(shù)目的量。信號(hào)接著被傳 遞到隨后的延遲單元上。如果所討論的延遲單元為240—6，則輸入信號(hào)己根據(jù)延遲選擇 命令字而經(jīng)歷了所有延遲，且作為PDD 200的輸出信號(hào)被傳遞下去。
當(dāng)sel—dlyl:6被設(shè)定為低(例如，二進(jìn)制值"0")時(shí)，將三態(tài)緩沖器221_1:6置于 導(dǎo)通狀態(tài)中，且在多路復(fù)用器229_1:6上選擇連接到三態(tài)緩沖器221_1:6的輸入。這允 許輸入信號(hào)在實(shí)質(zhì)上無時(shí)間延遲的情況下穿過延遲單元240_1:6。而且，可將三態(tài)緩沖 器223_1:6置于高阻抗?fàn)顟B(tài)中，因此防止任何信號(hào)電流流經(jīng)延遲電路224—1:6。這允許延 遲單元240—1:6在其未被用以延遲輸入信號(hào)時(shí)節(jié)省功率。因?yàn)樵诖藸顟B(tài)期間不耗散AC 信號(hào)功率，所以可發(fā)生功率節(jié)省?？赏ㄟ^對(duì)于每一延遲緩沖器利用"后端開關(guān)"而切斷 到反相器的靜態(tài)DC (偏置)電流來實(shí)現(xiàn)額外功率節(jié)省。后端開關(guān)可在每一延遲單元中 的反相器未被使用時(shí)將所述反相器切斷。
PDD 200可使用CMOS集成電路制造技術(shù)來實(shí)現(xiàn)，且可具有僅使用常規(guī)延遲結(jié)構(gòu)的 布局面積的一半的優(yōu)點(diǎn)。此外，因?yàn)闊o需解碼邏輯，所以PDD200可進(jìn)一步降低復(fù)雜性。 PDD200可覆蓋與常規(guī)延遲線相同范圍的時(shí)間延遲，但具有較好的延遲分辨率(例如， 1/6所述分辨率-近似25 ps)，且僅利用另外25%的功率。因此，本發(fā)明的實(shí)施例可針對(duì)用于提供可編程時(shí)間延遲的設(shè)備200，所述設(shè)備200 可包括第一延遲級(jí)210，其具有包括無源網(wǎng)絡(luò)217的延遲單元230，其中所述第一延遲 級(jí)220能夠提供第一時(shí)間延遲。所述實(shí)施例可進(jìn)一步包括第二延遲級(jí)220,其包括多個(gè) 延遲單元240_1、、 240—6，其中每一延遲單元240_1:6可能能夠提供大于第一時(shí)間延 遲的第二時(shí)間延遲，且其中第一延遲級(jí)210及第二延遲級(jí)220經(jīng)配置以基于延遲選擇命 令而將輸入信號(hào)延遲總時(shí)間延遲。
圖3A及圖3B為說明示范性可編程延遲裝置(PDD) 200的操作的圖。圖3A描繪 具有對(duì)應(yīng)于可由延遲選擇命令字采用的值的第一列的表。第二列對(duì)應(yīng)于與延遲選擇命令 字的值相關(guān)聯(lián)的總時(shí)間延遲量。如上文所闡述，延遲選擇命令字中的位對(duì)應(yīng)于用以激活 /去活延遲單元230、 240—1、…、240—6的延遲選擇信號(hào)。對(duì)應(yīng)于延遲選擇信號(hào) (sel—dly<6:0>)的編號(hào)對(duì)應(yīng)于延遲選擇命令字中的對(duì)應(yīng)位的位置。隨著每一連續(xù)位被接 通，與所述位相關(guān)聯(lián)的延遲被添加到先前延遲，因此產(chǎn)生累積或總時(shí)間延遲。如圖3B 中所展示，因?yàn)榉聪嗥鞯臄?shù)目可在每一連續(xù)延遲單元240—1、…、240—6中增加，所以 時(shí)間延遲還可隨著延遲選擇命令字在值上的增加而以相關(guān)聯(lián)的方式增加。
圖4為可利用可編程延遲裝置的示范性移動(dòng)終端的圖。移動(dòng)裝置400可具有可經(jīng)由 網(wǎng)絡(luò)交換數(shù)據(jù)及/或命令的平臺(tái)410。平臺(tái)410可包括收發(fā)器415，所述收發(fā)器415可進(jìn) 一步包括發(fā)射器及接收器。收發(fā)器可以可操作方式耦合到處理器420或其它控制器、微 處理器、ASIC、邏輯電路或任何其它類型的數(shù)據(jù)處理裝置。處理器420可執(zhí)行可存儲(chǔ)于 UE400的存儲(chǔ)器430中的邏輯。存儲(chǔ)器430可包含只讀及/或隨機(jī)存取存儲(chǔ)器(RAM及 ROM)、 EEPROM、快閃卡或此類平臺(tái)常用的任何存儲(chǔ)器。處理器420可進(jìn)一步與輸入/ 輸出裝置440交換數(shù)據(jù)。
用于提供命令的各種邏輯元件可包含于離散元件、處理器上所執(zhí)行的軟件挺塊或軟 件與硬件的任何組合中以實(shí)現(xiàn)本文中所揭示的功能性。舉例來說，處理器420及存儲(chǔ)器 430均可協(xié)作地用以加載、存儲(chǔ)并執(zhí)行本文中所揭示的各種功能，且因此用以執(zhí)行這些 功能的邏輯可分布在各種元件上?；蛘撸蓪⑺龉δ苄圆⑷氲揭粋€(gè)離散組件中(例如， 并入在處理器420中的嵌入式存儲(chǔ)器中)。因此，應(yīng)認(rèn)為圖4中的移動(dòng)終端400的特征 僅為說明性的，且本發(fā)明不限于所說明的特征或布置。
進(jìn)一步參看圖4，輸入/輸出裝置可進(jìn)一步被詳述為包括移動(dòng)顯示數(shù)字接口 (MDDI) 接口 442、 LCD模塊444、相機(jī)模塊446及(任選)外部裝置448。 MDDI440為經(jīng)設(shè)計(jì) 以將處理器420連接到移動(dòng)終端400的LCD模塊444及相機(jī)模塊446的高速串行差動(dòng) 接口 。MDDI 440還可連接到例如外部顯示器等其它外部裝置448。MDDI接口 442可(例
11如)減少翻蓋電話的鉸鏈中的導(dǎo)線數(shù)目，改進(jìn)抗噪聲性，且減少歸因于其差動(dòng)信令的電 磁干擾。在MDDI442內(nèi)，至少一個(gè)PPD 100可用以對(duì)準(zhǔn)經(jīng)由連接MDDI442與其它模 塊/裝置的串行接口傳送的時(shí)鐘信號(hào)與數(shù)據(jù)信號(hào)。
圖5為描繪與可編程延遲裝置(PDD) 200相關(guān)聯(lián)的示范性過程的流程圖。最初， PDD200可基于所要時(shí)間延遲而接收延遲選擇命令(框510)?？山又谒邮盏难舆t 選擇命令的值而通過延遲單元230及240—1、…、240_6來建立電路路徑(B520)。 一旦 建立了電路路徑，便可使輸入信號(hào)穿過PDD 200的所建立電路路徑以延遲所述信號(hào) (B530)。
本發(fā)明的實(shí)施例可結(jié)合任何便攜式裝置來使用且不限于所說明的實(shí)施例。舉例來 說，移動(dòng)終端可包括蜂窩式電話、接入終端、音樂播放器、收音機(jī)、GPS接收器、膝上 型計(jì)算機(jī)、個(gè)人數(shù)字助理等。
所屬領(lǐng)域的技術(shù)人員將了解，可使用多種不同技藝及技術(shù)中的任一者來表示信息及 信號(hào)。舉例來說，可通過電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或者其任 何組合來表示在整個(gè)以上描述中可參考的數(shù)據(jù)、指令、命令、信息、信號(hào)、位、符號(hào)及 碼片。
另外，所屬領(lǐng)域的技術(shù)人員將了解，結(jié)合本文中所揭示的實(shí)施例而描述的各種說明 性邏輯塊、模塊、電路及算法步驟可實(shí)施為電子硬件、計(jì)算機(jī)軟件或所述兩者的組合。 為了清楚地說明硬件與軟件的此可互換性，各種說明性組件、塊、模塊、電路及步驟已 在上文大體上就其功能性方面而加以描述。將此功能性實(shí)施為硬件還是軟件依據(jù)特定應(yīng) 用及強(qiáng)加于整個(gè)系統(tǒng)上的設(shè)計(jì)約束而定。熟練的技術(shù)人員可針對(duì)每一特定應(yīng)用以不同方 式來實(shí)施所描述的功能性，但此類實(shí)施決策不應(yīng)被解釋為引起脫離本發(fā)明的范圍。
在一個(gè)或一個(gè)以上示范性實(shí)施例中，所描述的功能可以硬件、軟件、固件或其任何 組合來實(shí)施。如果以軟件來實(shí)施，則所述功能可作為一個(gè)或一個(gè)以上指令或代碼存儲(chǔ)于 計(jì)算機(jī)可讀媒體上或經(jīng)由計(jì)算機(jī)可讀媒體傳輸。計(jì)算機(jī)可讀媒體包括計(jì)算機(jī)存儲(chǔ)媒體及 通信媒體兩者，所述通信媒體包括促進(jìn)將計(jì)算機(jī)程序從一個(gè)地方傳送到另一個(gè)地方的任 何媒體。存儲(chǔ)媒體可為可由通用或?qū)Ｓ糜?jì)算機(jī)存取的任何可用媒體。借助于實(shí)例而非限 制，此類計(jì)算機(jī)可讀媒體可包含RAM、 ROM、 EEPROM、 CD-ROM或其它光盤存儲(chǔ)裝 置、磁盤存儲(chǔ)裝置或其它磁性存儲(chǔ)裝置，或可用以攜載或存儲(chǔ)呈指令或數(shù)據(jù)結(jié)構(gòu)形式的 所要程序代碼裝置且可由通用或?qū)Ｓ糜?jì)算機(jī)或者通用或?qū)Ｓ锰幚砥鞔嫒〉娜魏纹渌?體。而且，任何連接適當(dāng)?shù)乇环Q為計(jì)算機(jī)可讀媒體。舉例來說，如果使用同軸電纜、光 纖電纜、雙絞線、數(shù)字訂戶線(DSL)或例如紅外線、無線電及微波等無線技術(shù)從網(wǎng)站、服務(wù)器或其它遠(yuǎn)程源發(fā)射軟件，則將同軸電纜、光纖電纜、雙絞線、DSL或例如紅外線、 無線電及微波等無線技術(shù)包括于媒體的定義中。如本文中所使用，磁盤及光盤包括緊湊 光盤(CD)、激光光盤、光盤、數(shù)字通用光盤(DVD)、軟盤及藍(lán)光光盤，其中磁盤通 常以磁性方式再生數(shù)據(jù)，而光盤通過激光以光學(xué)方式再生數(shù)據(jù)。還應(yīng)將以上各項(xiàng)的組合 包括于計(jì)算機(jī)可讀媒體的范圍內(nèi)。
結(jié)合本文中所揭示的實(shí)施例而描述的方法、序列及/或算法可直接以硬件、以由處理 器執(zhí)行的軟件模塊或以所述兩者的組合來體現(xiàn)。軟件模塊可駐留于RAM存儲(chǔ)器、快閃 存儲(chǔ)器、ROM存儲(chǔ)器、EPROM存儲(chǔ)器、EEPROM存儲(chǔ)器、寄存器、硬盤、可裝卸盤、 CD-ROM或此項(xiàng)技術(shù)中已知的任何其它形式的存儲(chǔ)媒體中。示范性存儲(chǔ)媒體耦合到處理 器，使得處理器可從存儲(chǔ)媒體讀取信息且將信息寫入到存儲(chǔ)媒體。在替代方案中，存儲(chǔ) 媒體可與處理器成一體式。
因此，本發(fā)明不限于所說明的實(shí)例，且用于執(zhí)行本文所描述的功能性的任何裝置包 括于本發(fā)明的實(shí)施例中。
雖然前述揭示內(nèi)容展示本發(fā)明的說明性實(shí)施例，但應(yīng)注意，可在不脫離如所附權(quán)利 要求書所界定的本發(fā)明的范圍的情況下在本文中做出各種改變及修改。無需以任何特定 次序執(zhí)行根據(jù)本文所描述的本發(fā)明的實(shí)施例的方法項(xiàng)的功能、步驟及/或動(dòng)作。此外，盡 管可以單數(shù)形式描述或主張本發(fā)明的元件，但預(yù)期復(fù)數(shù)形式，除非明確陳述對(duì)于單數(shù)形
式的限制。
權(quán)利要求
1.一種用于提供可編程時(shí)間延遲的設(shè)備，其包含第一延遲級(jí)，其具有包括無源網(wǎng)絡(luò)的延遲單元，其中所述第一延遲級(jí)能夠提供第一時(shí)間延遲；以及第二延遲級(jí)，其包括多個(gè)延遲單元，其中每一延遲單元能夠提供大于所述第一時(shí)間延遲的第二時(shí)間延遲，且其中所述第一延遲級(jí)及所述第二延遲級(jí)經(jīng)配置以基于延遲選擇命令而將輸入信號(hào)延遲總時(shí)間延遲。
2. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第一延遲單元進(jìn)一步包含-第一三態(tài)緩沖器，其耦合到所述無源網(wǎng)絡(luò)； 第二三態(tài)緩沖器；以及多路復(fù)用器，其耦合到所述無源網(wǎng)絡(luò)及所述第二三態(tài)緩沖器，其中所述延遲選擇 命令包括控制所述第一三態(tài)緩沖器、所述第二三態(tài)緩沖器及所述多路復(fù)用器的指定 位。
3. 根據(jù)權(quán)利要求2所述的設(shè)備，其中如果所述指定位處于高狀態(tài)中，則所述多路復(fù)用 器將所述無源網(wǎng)絡(luò)切換到電路路徑中以將所述輸入信號(hào)延遲所述第一延遲。
4. 根據(jù)權(quán)利要求2所述的設(shè)備，其中如果所述指定位處于低狀態(tài)中，則所述多路復(fù)用 器將所述無源網(wǎng)絡(luò)切換出所述電路路徑且將所述第一三態(tài)緩沖器置于高阻抗?fàn)顟B(tài) 中以隔離所述無源網(wǎng)絡(luò)。
5. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述多個(gè)延遲單元中的每一者進(jìn)一步包含第一三態(tài)緩沖器；多個(gè)離散延遲元件，其耦合到所述第一三態(tài)緩沖器； 第二三態(tài)緩沖器；以及多路復(fù)用器，其耦合到所述多個(gè)離散延遲元件及所述第二三態(tài)緩沖器，其中所述 延遲選擇命令包括控制所述第一三態(tài)緩沖器、所述第二三態(tài)緩沖器及所述多路復(fù)用 器的指定位。
6. 根據(jù)權(quán)利要求5所述的設(shè)備，其中所述延遲選擇命令中的所述指定位的有效值對(duì)應(yīng) 于所述相關(guān)聯(lián)延遲單元中的離散延遲元件數(shù)目。
7. 根據(jù)權(quán)利要求6所述的設(shè)備，其中所述離散延遲元件數(shù)目與所述指定位的所述有效 值按指數(shù)律成比例。
8. 根據(jù)權(quán)利要求5所述的設(shè)備，其中所述離散延遲元件包含反相器。
9. 根據(jù)權(quán)利要求5所述的設(shè)備，其中所述第一延遲單元與所述多個(gè)延遲單元中的每一 者串聯(lián)連接，從而使所述輸入信號(hào)在所述第一延遲單元的輸入處呈現(xiàn)且使輸出信號(hào) 在所述多個(gè)延遲單元中的最后延遲單元處提供。
10. 根據(jù)權(quán)利要求5所述的設(shè)備，其中如果所述指定位處于低狀態(tài)中，則所述多路復(fù)用 器將所述多個(gè)離散延遲元件切換出所述電路路徑且將所述第一三態(tài)緩沖器置于高 阻抗?fàn)顟B(tài)中以隔離所述多個(gè)離散延遲元件。
11. 根據(jù)權(quán)利要求IO所述的設(shè)備，其進(jìn)一步包含后端開關(guān)，其耦合到所述多個(gè)離散延遲元件，其中所述后端開關(guān)在所述指定位處 于低狀態(tài)中時(shí)切斷供應(yīng)到所述多個(gè)離散延遲元件的DC偏置電壓。
12. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第一及第二延遲級(jí)是使用CMOS集成電路 制造技術(shù)來實(shí)現(xiàn)的。
13. —種將輸入信號(hào)延遲所要時(shí)間延遲的方法，其包含基于所述所要時(shí)間延遲而接收延遲選擇命令；根據(jù)所述延遲選擇命令而建立包括選自多個(gè)延遲單元的至少一個(gè)延遲元件的電 路路徑，其中所述多個(gè)延遲單元中的至少一者包括包含無源網(wǎng)絡(luò)的延遲元件；以及 使輸入信號(hào)穿過所述所建立電路路徑以實(shí)現(xiàn)所述輸入信號(hào)的所要時(shí)間延遲。
14. 根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包含將所述延遲選擇命令供應(yīng)為多個(gè)指定位；以及基于每一延遲單元的指定位而確定所述多個(gè)延遲單元中的每一者內(nèi)的電路子路徑，其中所述電路子路徑中的每一者經(jīng)配置以基于每一延遲單元中的所述至少一個(gè) 延遲元件而促成遞增延遲。
15. 根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包含如果所述延遲單元的指定位處于低狀態(tài)中，則隔離所述多個(gè)延遲單元中的每一者 中的所述至少一個(gè)延遲元件。
16. 根據(jù)權(quán)利要求15所述的方法，其進(jìn)一步包含在所述延遲單元的指定位處于低狀態(tài)中時(shí)，切斷所述多個(gè)延遲單元中的每一者中 的所述至少一個(gè)延遲元件的DC偏置電壓。
17. —種用于提供可編程時(shí)間延遲的裝置，其包含-用于基于所要時(shí)間延遲而接收延遲選擇命令的裝置；用于根據(jù)所述延遲選擇命令而建立包括選自多個(gè)延遲單元的至少一個(gè)延遲元件 的電路路徑的裝置，其中所述多個(gè)延遲單元中的至少一者包括包含無源網(wǎng)絡(luò)的延遲 元件；以及用于使輸入信號(hào)穿過所述所建立電路路徑以實(shí)現(xiàn)所述輸入信號(hào)的所要時(shí)間延遲 的裝置。
18. 根據(jù)權(quán)利要求17所述的裝置，其進(jìn)一步包含用于將所述延遲選擇命令供應(yīng)為多個(gè)指定位的裝置；以及用于基于每一延遲單元的指定位而確定所述多個(gè)延遲單元中的每一者內(nèi)的電路 子路徑的裝置，其中所述電路子路徑中的每一者經(jīng)配置以基于每一延遲單元中的所 述至少一個(gè)延遲元件而促成遞增延遲。
19. 根據(jù)權(quán)利要求18所述的裝置，其進(jìn)一步包含用于在所述延遲單元的指定位處于低狀態(tài)中的情況下隔離所述多個(gè)延遲單元中 的每一者中的所述至少一個(gè)延遲元件的裝置。
20. 根據(jù)權(quán)利要求19所述的裝置，其進(jìn)一步包含用于在所述延遲單元的指定位處于低狀態(tài)中時(shí)切斷所述多個(gè)延遲單元中的每一者中的所述至少一個(gè)延遲元件的DC偏置電壓的裝置。
全文摘要
一種可編程延遲設(shè)備(200)包括第一延遲級(jí)(210)，其具有包括無源網(wǎng)絡(luò)(214)的延遲單元(230)，其中所述第一級(jí)能夠提供第一時(shí)間延遲。所述設(shè)備進(jìn)一步包括第二延遲級(jí)(220)，其包括多個(gè)延遲單元(240_1、240_2、240_3、240_4、240_5、240_6)，其中每一延遲單元能夠提供大于所述第一時(shí)間延遲的第二時(shí)間延遲。一種用于延遲輸入信號(hào)(INPUT)的方法包括基于所要時(shí)間延遲而接收延遲選擇命令(sel_dly0、…、sel_dly6)；根據(jù)所述延遲選擇命令而建立包括選自多個(gè)延遲單元(210、220)的至少一個(gè)延遲元件的電路路徑，其中所述多個(gè)延遲單元中的至少一者包括包含無源網(wǎng)絡(luò)(214)的延遲元件(230)。
文檔編號(hào)H03K5/00GK101682317SQ200880016738
公開日2010年3月24日 申請(qǐng)日期2008年5月20日 優(yōu)先權(quán)日2007年5月21日
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