專利名稱：非整數(shù)除頻器以及可產(chǎn)生非整數(shù)時脈信號的鎖相回路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種鎖相回路的技術(shù)，且特別是有關(guān)于一種非整數(shù)除頻 器以及可產(chǎn)生非整數(shù)時脈信號的鎖相回路。
背景技術(shù)：
鎖相回路(Phase Lock Loop, PLL)的作用是使用頻率變動量極低的振 蕩源作為基準(zhǔn)參考，通過閉回路控制系統(tǒng)的回饋作用，驅(qū)動可變頻率的元件 的動作，使其能快速且持續(xù)穩(wěn)定地和振蕩源達(dá)到同相位的狀態(tài)。圖1示為已知鎖相回路的系統(tǒng)架構(gòu)圖。請參考圖1，此鎖相回路由五個 子電路系統(tǒng)所組成，分別為相位頻率偵測器PFD、電荷幫浦CP、回路濾 波器LF、壓控振蕩器VCO及除頻器FD。相位頻率偵測器PFD用以偵測參 考信號REF以及除頻后的回饋信號DS的差異，且將上述兩者REF與DS 的比較結(jié)果化為兩數(shù)字信號，分別是上拉信號DH以及下拉信號DL輸出。 電荷幫浦CP目的為將此二數(shù)字信號轉(zhuǎn)換為一控制電壓CV輸出。回路濾波 器LF則可將此控制電壓的高頻部分過濾。壓控振蕩器VCO即根據(jù)此控制 電壓的大小，振蕩出一振蕩時脈信號VO。除頻器FD作用為調(diào)降此振蕩時 脈信號VO的頻率，產(chǎn)生回饋信號DS并回饋至相位頻率偵測器PFD。已知的鎖相回路所輸出的振蕩時脈信號VO基本上會與參考信號REF 呈現(xiàn)同相位，但是頻率相差一預(yù)定倍數(shù)，此預(yù)定倍數(shù)是由除頻器FD的除頻 倍數(shù)來決定。由于某些應(yīng)用需要使參考信號REF與振蕩時脈信號VO的頻 率具有非整數(shù)倍的關(guān)系。因此有人提出了用以產(chǎn)生非整數(shù)倍頻時脈信號的鎖 相回路。圖2所示為已知的用以產(chǎn)生非整數(shù)倍頻時脈的鎖相回路的電路方框 圖。請參考圖2，此電路基本上構(gòu)成與上述圖l相同，其不同處在于此鎖相 回路的除頻器FD是可以產(chǎn)生除頻N或N+1的回饋信號DS,并且此除頻器 FD是分別受計數(shù)電路CUl 、 CU2來控制，且計數(shù)電路CUl與CU2分別具有門檻值A(chǔ)與門檻值B，并依據(jù)回饋信號DS的周期以當(dāng)作其計數(shù)的基準(zhǔn)運 行時脈。為了筒單說明此除頻器FD的運行，先做以下假設(shè)假如除頻器FD可 以操作在除4模式或除5模式(即上述N=4，而N+l=5 );且上述A與B 兩個門檻值分別為3及5。故當(dāng)除頻器FD啟動時，計數(shù)電路CU1、 CU2會 分別從3及5而開始向下計數(shù)，且此時計數(shù)電路CU1會輸出模式信號Mode 為1的狀態(tài)，以使除頻器FD運行在除N+1模式，并當(dāng)計數(shù)電路CUl向下 計數(shù)到0時，計數(shù)電路CU1便會使其所輸出的模式信號Mode的狀態(tài)由1 轉(zhuǎn)為0，以使除頻器FD運行在除N的模式，并且停止計數(shù)。緊接著，當(dāng)計數(shù)電路CU2繼續(xù)向下計數(shù)到0時，計數(shù)電路CU2會使計 數(shù)電路CU1所輸出的模式信號Mode的狀態(tài)由0轉(zhuǎn)為1,以使除頻器FD運 行在除N+1的模式，且此時計數(shù)電路CU1、 CU2會再同時重新開始向下計 數(shù)，以周而復(fù)始地改變除頻器FD所接收的模式信號Mode的狀態(tài)，故而使 得除頻器FD將會有3/5的時間是運行在除N+1模式，且有2/5的時間是運 行在除N模式。因此，圖2所揭露的除頻器FD所輸出的回饋信號DS的頻 率會相當(dāng)于振蕩時脈信號VO的頻率除以4+(3/5)的數(shù)值。依據(jù)上述可知，已知用以產(chǎn)生非整數(shù)倍頻時脈的鎖相回路雖然可以產(chǎn)生 與參考信號REF的頻率相差N+A/B倍的振蕩時脈信號VO。然而，此種鎖 相回路所輸出的振蕩時脈信號VO的頻率的倍數(shù)已經(jīng)被限制在N與N+l之 間。也就是說，在此類架構(gòu)下的鎖相回路的除頻才莫式僅為除N或N+1雙除 頻模式，而無法在同一架構(gòu)下任意變換成多除頻模式。發(fā)明內(nèi)容本發(fā)明的目的就是在提供一種非整數(shù)除頻器，可用以將一個時脈信號除 以一非整數(shù)而得到非整數(shù)頻率的時脈信號。本發(fā)明的另一目的是提供一種鎖相回路，可用以產(chǎn)生非整數(shù)倍的時脈信 基于上述目的，本發(fā)明提出一種非整數(shù)除頻器，此除頻器包括除頻電路、延遲電路以及選擇電路。除頻電路用以將所接收的時脈信號除以一個整數(shù)預(yù) 設(shè)值后，以得到一個除頻脈沖。延遲電路用以接收上述除頻脈沖以及上述時 脈信號，并將除頻脈沖分別延遲時脈信號的周期的第 一與第二預(yù)設(shè)倍數(shù)后以 分別產(chǎn)生第 一與第二延遲脈沖。選擇電路接收第 一延遲脈沖以及第二延遲脈 沖后，根據(jù)一個除頻倍數(shù)而將第一延遲脈沖以及第二延遲脈沖擇一輸出以作 為非整數(shù)除頻器的輸出脈沖。其中，上述除頻倍數(shù)介于第一預(yù)設(shè)倍數(shù)與第二 預(yù)設(shè)倍數(shù)之間，且每當(dāng)輸出脈沖使能時，啟動除頻電路以輸出除頻脈沖。本發(fā)明提出一種鎖相回路，其通過利用一非整數(shù)除頻器來產(chǎn)生非整數(shù)時 脈信號。此鎖相回路包括相位頻率偵測器、電荷幫浦、壓控振蕩器、除頻電 路、延遲電路，以及選擇電路。相位頻率偵測器接收輸出脈沖及參考信號， 并通過比較輸出脈沖及參考信號后輸出一個上拉信號及一個下拉信號。電荷 幫浦接收上述的上拉信號與下拉信號后輸出一個控制電壓。壓控振蕩器接收 上述的控制電壓后，再根據(jù)控制電壓來決定其所輸出的時脈信號的頻率。除頻電路用以將所接收的時脈信號除以一個整數(shù)預(yù)設(shè)值后，以得到一個 除頻脈沖。延遲電路用以接收上述除頻脈沖信號以及上述時脈信號，并將除 頻脈沖分別延遲時脈信號的周期的第一與第二預(yù)設(shè)倍數(shù)后以分別產(chǎn)生第一 與第二延遲脈沖。選擇電路接收第一延遲脈沖以及第二延遲脈沖后，根據(jù)一 個除頻倍數(shù)而將第 一延遲脈沖以及第二延遲脈沖擇一輸出以作為輸出脈沖。 其中，上述除頻倍數(shù)介于第一預(yù)設(shè)倍數(shù)與第二預(yù)設(shè)倍數(shù)之間，并當(dāng)輸出脈沖 使能時，啟動除頻電路以輸出除頻脈沖，且除頻電路、延遲電路以及選擇電 路構(gòu)成非整數(shù)除頻器。本發(fā)明提出一種可產(chǎn)生非整數(shù)頻率的除頻器。此非整數(shù)除頻器通過整數(shù) 的除頻電路產(chǎn)生一個除頻脈沖，并且通過延遲電路產(chǎn)生至少兩個頻率相同， 但延遲相位不同的延遲脈沖，最后再通過選擇電路根據(jù)所欲除頻的除頻倍數(shù) 來選擇上述至少兩個延遲脈沖其中之一以輸出當(dāng)作非整數(shù)除頻器的輸出脈 沖。也亦因如此，本發(fā)明的非整數(shù)除頻器理論上可以產(chǎn)生任意不同除數(shù)的時 脈信號，且應(yīng)用本發(fā)明的鎖相回路可以產(chǎn)生與參考信號相差任意不同倍率的 時脈信號。另外，本發(fā)明的除頻器只需通過改變選擇電路所接收的除頻倍率，便可以任意調(diào)整輸出時脈的頻率，且本發(fā)明通過適當(dāng)?shù)脑O(shè)計，鎖相回路所輸 出的時脈信號頻率的可調(diào)整幅度遠(yuǎn)比已知鎖相回路來得更廣闊，而不會受限 于已知所應(yīng)用的除頻器的整數(shù)除頻倍數(shù)。為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉較 佳實施例，并配合附圖，作詳細(xì)說明如下。


圖1為已知鎖相回路的系統(tǒng)架構(gòu)圖。圖2為已知的用以產(chǎn)生非整數(shù)倍頻時脈的鎖相回路的電路方框圖。圖3為本發(fā)明一實施例的鎖相回路30的電路方框圖。圖4為本發(fā)明一實施例的壓控振蕩器33所輸出的時脈信號VCK、非整 數(shù)除頻器34所輸出的輸出脈沖VFB，以及除頻電路341所輸出的除頻脈沖 VP的時樂K時序圖。圖5為應(yīng)用于本發(fā)明圖3所示實施例的一種選擇電路343的電路圖。圖6為本發(fā)明另一較佳實施例的鎖相回路60的電路圖。圖7為本發(fā)明圖6所示實施例的延遲電路642內(nèi)部電路圖。圖8為本發(fā)明圖6所示實施例的選擇電路643內(nèi)部電路圖。
具體實施方式
圖3所示為本發(fā)明一實施例的鎖相回路30的電路方框圖。請參考圖3， 此鎖相回路30包括相位頻率偵測器31、電荷幫浦32、壓控振蕩器33，以 及非整數(shù)除頻器34。此非整數(shù)除頻器34包括除頻電路341、延遲電路342， 以及選擇電路343。此實施例的鎖相回路30中的所有構(gòu)件間的耦接關(guān)系如 圖3所示。另外，在圖3中還標(biāo)注了以下標(biāo)號，其分別是相位頻率偵測器 31所接收的參考信號REF、壓控振蕩器33所輸出的時脈信號VCK、除頻電 路341所輸出的除頻脈沖VP、延遲電路342所輸出的第一延遲脈沖VD1與 第二延遲脈沖VD2,以及非整數(shù)除頻器34回饋給相位頻率偵測器31的輸 出脈沖VFB。為了使本發(fā)明領(lǐng)域具有通常知識者能夠清楚地了解本發(fā)明所欲闡述的精神，在說明上述實施例的鎖相回路30的運行原理之前，先對上述幾個構(gòu) 件作以下假設(shè)首先，假設(shè)壓控振蕩器33所輸出的時脈信號VCK與相位頻 率偵測器31所接收的參考信號REF的頻率相差12.25倍。若要以鎖相回路 30來設(shè)計出時脈信號VCK與參考信號REF相差上述所設(shè)定的倍率時，在此 先做以下數(shù)學(xué)分析<formula>formula see original document page 12</formula> (數(shù)學(xué)式1.1)其中，F(xiàn)vcK表示時脈信號VCK的頻率；TvcK表示時脈信號VCK的周 期。接下來，再將上述數(shù)學(xué)式U作以下分解<formula>formula see original document page 12</formula> (數(shù)學(xué)式1.2)根據(jù)數(shù)學(xué)式1.2，其主要是將原本的除頻倍數(shù)12.25分為一個整數(shù)預(yù)設(shè) 值為4的數(shù)值及一個除頻倍數(shù)為8.25的數(shù)值。因此實施例的鎖相回路30的 除頻電路341的除數(shù)的整數(shù)預(yù)設(shè)值便可以設(shè)定為4，而上述數(shù)學(xué)式1.2為何 選擇(12-8)以及8.25 此道理將在下述實施例中再行論述?；谏鲜?，除頻電路341是接收壓控振蕩器33所輸出的時脈信號VCK, 并將此時脈信號VCK除以整數(shù)預(yù)設(shè)值(即為4)而得到除頻脈沖VP。接下 來，延遲電路342再將此除頻脈沖VP延遲第一延遲時間以及第二延遲時間， 以產(chǎn)生至少第一延遲脈沖VD1及第二延遲脈沖VD2。其中，上述的第一、 第二延遲時間的其中之一會大于8.25倍的時脈信號VCK的周期，而另 一個 延遲時間則會小于8.25倍的時脈信號VCK的周期。為了要讓此實施例更加 簡單易懂，以下個/沒第一延遲脈沖VD1的延遲時間為8倍的時脈信號VCK 的周期，而第二延遲脈沖VD2的延遲時間為9倍的時脈信號VCK的周期。如此，選擇電路343再用以選擇輸出第一延遲脈沖VD1或第二延遲脈 沖VD2,且此選擇電路343選擇第一延遲脈沖VD1或第二延遲脈沖VD2輸 出的機(jī)制基本上是以8.25作為基準(zhǔn)，接著再用以下數(shù)學(xué)式1.3中的X與(1-X) 的比例來做選擇輸出<formula>formula see original document page 12</formula> (數(shù)學(xué)式1.3)其中，數(shù)學(xué)式1.3中的X為0.75的數(shù)值，故而每4段時間中，有l(wèi)段時 間是輸出第二延遲脈沖VD2，而另外3段時間是輸出第 一延遲脈沖VD1 。圖4所示為上述實施例壓控振蕩器33所輸出的時脈信號VCK、非整數(shù) 除頻器34所輸出的輸出脈沖VFB，以及除頻電路341所輸出的除頻脈沖VP 的時脈時序圖。請參考圖4，在此圖4中還標(biāo)注了幾個標(biāo)號，其分別是時脈 信號VCK的周期Tvck、第一延遲脈沖VDl,以及第二延遲脈沖VD2。在圖 4可明顯看出，除頻電路341是在輸出脈沖VFB使能時，才會開始對時脈 信號VCK作除頻的動作以產(chǎn)生除頻脈沖VP。當(dāng)除頻電路341產(chǎn)生除頻脈沖 VP之后，除頻電路341便停止運行直到下一次輸出脈沖VFB使能時，才會 再開始對時脈信號VCK作除頻的動作。如此，也就是說，每當(dāng)輸出脈沖VFB 使能時，除頻電路341才會輸出除頻脈沖VP。本實施例的鎖相回路30會通過其內(nèi)部各構(gòu)件間的運行后以產(chǎn)生非整數(shù) 倍率的輸出脈沖VFB。而其相關(guān)運行原理操作如下所述首先，相位頻率 偵測器31比較輸出脈沖VFB與參考信號REF而產(chǎn)生上拉信號DH與下拉信 號DL。接著，電荷幫浦32根據(jù)上述的上拉信號DH與下拉信號DL而產(chǎn)生 控制電壓CV。再接著，壓控振蕩器33根據(jù)控制電壓CV而產(chǎn)生時脈信號 VCK。最后，再通過非整數(shù)除頻器34而產(chǎn)生輸出脈沖VFB。上述鎖相回路30內(nèi)部各構(gòu)件間的閉回路控制方式，便可以產(chǎn)生與參考 信號REF相差非整數(shù)倍的時脈信號VCK。由上述圖3與圖4可以看出，此 鎖相回路30利用與已知不同的運行方式，以產(chǎn)生非整數(shù)倍率的輸出脈沖 VFB。當(dāng)然，本發(fā)明的實施例雖然是以非整數(shù)倍率來作為一個舉例，但依照 上述可知，鎖相回路30也可以產(chǎn)生與參考信號REF相差整數(shù)倍率的時脈信 號VCK。上述實施例所例舉的第一延遲脈沖VD1的延遲時間為8倍的時脈信號 VCK的周期，第二延遲脈沖VD2的延遲時間為9倍的時脈信號VCK的周 期，整數(shù)預(yù)設(shè)值為4的數(shù)值，以及除頻倍數(shù)為8.25的數(shù)值僅是為了讓本發(fā) 明領(lǐng)域具有通常知識者能夠理解本發(fā)明所欲闡述的精神所提供的一個例子。 當(dāng)然，本發(fā)明領(lǐng)域具有通常知識者只要參考上述實施例，對上述實施例的例 子作些數(shù)字的修改，便可以產(chǎn)生不同的倍率的時脈信號VCK或不同除頻倍率的輸出脈沖VFB。故本發(fā)明不限于上述的實施例。接下來，提供一種選 擇電路343的實施方式以供本領(lǐng)域具有通常知識者能夠?qū)嵤┍景l(fā)明。圖5所示為上述實施例的一種選擇電路343的電路圖。請一并參考圖3 及圖5,選擇電路343包括加法器51、延遲暫存器52，以及多工器53。在 說明該些構(gòu)件的運行原理之前，首先假設(shè)加法器51為一個4比特的加法器， 且此加法器51具有第一接收部分511、第二接收部分512、輸出部分513, 以及溢位輸出部分514，其中第一接收部分511與第二接收部分512皆為4 比特輸入。延遲暫存器52具有輸入端IN、輸出端OUT，以及時脈輸入端 CK。選擇電路343內(nèi)部的這些構(gòu)件間的耦接關(guān)系如圖5所示。加法器51的第一接收部分511接收一個浮點數(shù)值F,其中此浮點數(shù)值F 代表上述的除頻倍數(shù)8,25數(shù)值的浮點數(shù)，即為0.25。舉例來說，0001代表 了 0.0625、 0010代表了 0.125、 0011代表了 0.1875…以此類推，故在此實施 例中，浮點數(shù)值F將等于0100。加法器51的主要功能是將第一接收部分511與第二接收部分512相加 后以輸出到其輸出部分513。延遲暫存器52的主要功能是將加法器51的輸 出部分513所輸出的數(shù)值延遲一個輸出脈沖VFB的周期后，再提供給加法 器51的第二接收部分512。因此，加法器51與延遲暫存器52所組合出的 電路功能就是在每一個輸出脈沖VFB的周期把浮點數(shù)值F累加一次。而若以浮點數(shù)值F為0100的數(shù)值來看，每4個輸出脈沖VFB的周期就 有一次加法器51會發(fā)生溢位(overflow)，故當(dāng)加法器51每發(fā)生一次溢位 時，其便會利用溢位輸出部分514控制多工器53,以使多工器53選擇第二 延遲脈沖VD2作為非整數(shù)除頻器34的輸出脈沖VFB。因此，若以長時間的 平均來看，輸出脈沖VFB就可以看作是時脈信號VCK除以12.25倍的除頻 信號。而值得一提的是，圖5中所揭露的加法器51及延遲暫存器52的組合， 實際上構(gòu)成了 1階差異積分調(diào)變電路(firstorderdelta-sigmamodulator)。此外，在此先比較現(xiàn)有技術(shù)所揭露的圖2的除頻器FD與本發(fā)明實施例 的非整數(shù)除頻器34的差別。依據(jù)上述本發(fā)明實施例的描述，雖然圖2的除 頻器FD與本發(fā)明實施例的非整數(shù)除頻器34同樣可調(diào)整的頻率都介于N與 N+l之間，但是所采用的技術(shù)手段顯然不同。另外，類似現(xiàn)有技術(shù)所揭露的圖2用以除(N, N+K)的除頻電路，以現(xiàn)有的技術(shù)手段僅能提供除頻系數(shù) 為16與17、 32與33、 64與65、 128與129或256與257等的雙模數(shù)的小 數(shù)除頻器，故若要實現(xiàn)多模數(shù)的小數(shù)除頻器，則必須要更換小數(shù)除頻器的電 路架構(gòu)。相反地，本發(fā)明實施例的非整數(shù)除頻器34由于是直接利用不同的延遲 脈沖來產(chǎn)生不同的除頻系數(shù)，所以只要使用者預(yù)先設(shè)定其所要的延遲脈沖， 即可產(chǎn)生任意的除頻系數(shù)，所以并不受限于上述某些固定的除頻系數(shù)。因此， 本發(fā)明實施例的非整數(shù)除頻器34即可依實際的電路設(shè)計需求，也可改成雙 模或多模的小數(shù)除頻器。圖3已經(jīng)針對鎖相回路及除頻器描繪出了一個可能的電路型態(tài)，并已確 實改善了現(xiàn)有技術(shù)所揭露的除頻器所帶來的設(shè)計瓶頸。接下來，以下再舉出明所欲闡述的精神。圖6所示為本發(fā)明另一實施例的鎖相回路60的電路圖。請參考圖6, 鎖相回路60內(nèi)所有的構(gòu)件基本上與上述實施例類似。然而，鎖相回路60較 特別的地方是非整數(shù)除頻器34內(nèi)的延遲電路642并不只輸出第一延遲脈沖 VD1與第二延遲脈沖VD2而已，而是輸出更多數(shù)的延遲脈沖VD1 ~ VD16。 為了更清楚地讓本發(fā)明領(lǐng)域具有通常知識者能了解此實施例所帶來的好處， 以下將沿用上述圖3實施例的所有假設(shè)，即以(1)除頻電路341的除數(shù) 的整數(shù)預(yù)設(shè)值為4; ( 2)壓控振蕩器33所輸出的時脈信號VCK與相位頻 率偵測器31所接收的參考信號REF的頻率相差12.25倍，為基礎(chǔ)來說明本 實施例。于本實施例中，第1 ~第16個延遲脈沖VD1 ~ VD16分別是將除頻脈沖 VP延遲1 ~ 16倍的時脈信號VCK的周期。因此，本實施例的選擇電路643 可以通過隨機(jī)或固定排序的選擇機(jī)制，從第1個~第16個延遲脈沖VD1 ~ VD16中選擇其中之一作為非整數(shù)除頻器34的輸出脈沖VFB。而此種做法 有個很大的好處就是在不改變電路架構(gòu)的情況下，使用者只要增加延遲電 路642所輸出的延遲脈沖，即可達(dá)到多模除頻的效果。另外，由于延遲電路 642可以產(chǎn)生比圖3實施例的延遲電路342更多的延遲脈沖VD1 ~ VD16,故時脈信號VCK的頻率的可調(diào)整范圍也會比圖3所示實施例或已知技術(shù)來 的更力口廣泛。圖7所示為本實施例的延遲電路642的內(nèi)部電路圖。請一并參考圖6及 圖7，如圖7所示，延遲電路643內(nèi)部包括16個D型正反器DFF1 DFF16， 這些D型正反器DFF1 DFF16的耦接關(guān)系如圖7所示。如此，使用者只要 將時脈信號VCK輸入至每一個D型正反器DFF1 DFF16的時脈接收端clk， 再將除頻電路341所產(chǎn)生的除頻脈沖VP輸入至第1個D型正反器DFF1的 數(shù)據(jù)輸入端D后，在每一個D型正反器DFF1 DFF16的數(shù)據(jù)輸出端Q上就 會產(chǎn)生一個延遲脈沖VD1 ~ VD16。而若使用者欲再增加延遲電路642所輸 出的延遲脈沖的個數(shù)，使用者只要將延遲電路642內(nèi)部所應(yīng)用的D型正反 器的個數(shù)增加即可。圖8所示為本發(fā)明圖6所示實施例的選擇電路643內(nèi)部電路圖。請一并 參考圖6 圖8，選擇電路643包括多工器81以及4階差異積分調(diào)變電路82， 其中4階差異積分調(diào)變電路82也可以稱為多級噪音整形(Multi-stAgenoiSe sHapping， MASH )電路。4階差異積分調(diào)變電路82包括4個第一加法器811 ~ 814、 5個第二加法器822~826、 一個第三加法器821，以及7個延遲暫存 器841~ 847。第一加法器811 814具有第一接收部分X、第二接收部分Y、輸出部 分X + Y,以及溢位輸出部分OF。第二加法器822~826具有第一接收部分 X、第二接收部分Y，以及輸出部分P。第三加法器821具有第一接收部分 X、第二接收部分Y、第三接收部分Z,以及輸出部分P。延遲暫存器841~ 847具有輸入端IN、輸出端OUT，以及時脈輸入端CK。在本實施例中，選 擇電路643內(nèi)部所有構(gòu)件間的耦接關(guān)系如圖8所示。因此，若同樣以上述實施例的除頻倍數(shù)為8.25的數(shù)值為例，并假設(shè)加 法器811 ~ 814都為4比特加法器，所以可知浮點數(shù)值F同樣也為0100的數(shù) 值。另外，第三加法器821的第三接收部分所接收的整數(shù)數(shù)值N為8的數(shù) 值。因此，通過差異積分調(diào)變電路82的操作，若以長時間的平均來看，加 法器821的輸出部分P所輸出的選擇數(shù)值Nout相當(dāng)于8.25的數(shù)值。故而選 擇電路643主要是可以依照除頻倍數(shù)為8.25的數(shù)值，平均地選擇延遲電路642所輸出的延遲脈沖VD1~VD16以當(dāng)作非整數(shù)除頻器34的輸出脈沖 VFB，如此而使得時脈信號VCK的頻率以外的頻語能量可以更低。除此之外，在此4階差異積分調(diào)變電路82架構(gòu)下之所以要選擇(12.25 -4) =8.25的原因就是因為4階差異積分調(diào)變電路82所輸出的選擇數(shù)值 Nout為4比特，其數(shù)值為介于-7~ + 8，但因為在實際的硬件電路上無法實 現(xiàn)延遲-7~ + 8個時脈信號VCK的延遲時間(即實際硬件電路無法實現(xiàn)負(fù) 數(shù)的延遲)，故本實施例特將整數(shù)數(shù)值N設(shè)定為大于或等于8的數(shù)值。由 此，若使整數(shù)數(shù)值N=8，則4階差異積分調(diào)變電路82所輸出的選擇數(shù)值Nout 的值便可介于+ l + 16,即代表著延遲正值的1個時脈信號VCK到正值的 16個時脈信號VCK之間的延遲時間，故在實際的硬件電路上即可實現(xiàn)延遲 + 1~ + 16個時脈信號VCK的延遲時間。綜上所述，本發(fā)明提出一種可產(chǎn)生非整數(shù)頻率的除頻器。此非整數(shù)除頻 器通過整數(shù)的除頻電路產(chǎn)生一除頻脈沖，并且通過延遲電路產(chǎn)生至少兩個頻 率相同，但延遲相位不同的延遲脈沖，最后再通過選擇電路根據(jù)所欲除頻的 除頻倍數(shù)來選擇上述至少兩個延遲脈沖其中之一以輸出當(dāng)作非整數(shù)除頻器 的輸出脈沖。也正因如此，本發(fā)明就至少會有以下幾點優(yōu)點1. 本發(fā)明的非整數(shù)除頻器可以產(chǎn)生任意不同除數(shù)的時脈信號。2. 應(yīng)用本發(fā)明的鎖相回路可以產(chǎn)生與參考信號相差任意不同倍率的時 脈信號。3. 本發(fā)明的非整數(shù)除頻器只需通過改變選擇電路所接收的除頻倍率， 便可以任意調(diào)整輸出時脈的頻率。4. 本發(fā)明可任意搭配不同比特數(shù)輸出的和差積分調(diào)變器。 另外，在本發(fā)明的上述幾個實施例中，還包括以下幾點優(yōu)點1. 應(yīng)用本發(fā)明的非整數(shù)除頻器的鎖相回路所輸出的時脈信號的頻率的 可調(diào)整幅度遠(yuǎn)比已知鎖相回路來得更廣闊，且不會受限于已知所應(yīng)用的除頻 器的整數(shù)除頻倍數(shù)。2. 應(yīng)用本發(fā)明的非整數(shù)除頻器的鎖相回路所輸出的時脈信號的頻鐠可 以接近所欲設(shè)計的理想頻語。雖然本發(fā)明已經(jīng)以較佳實施例揭露如上，但是其并非用以限定本發(fā)明， 任何所屬技術(shù)領(lǐng)域具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)當(dāng) 可作些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍以權(quán)利要求書為準(zhǔn)。
權(quán)利要求
1、一種非整數(shù)除頻器，包括一除頻電路，接收一時脈信號，用以將該時脈信號除以一整數(shù)預(yù)設(shè)值，得到一除頻脈沖；一延遲電路，接收該除頻脈沖以及該時脈信號，用以將該除頻脈沖延遲該時脈信號的周期的一第一預(yù)設(shè)倍數(shù)，進(jìn)而產(chǎn)生一第一延遲脈沖，并將該除頻脈沖延遲該時脈信號的周期的一第二預(yù)設(shè)倍數(shù)，進(jìn)而產(chǎn)生一第二延遲脈沖；以及一選擇電路，接收該第一延遲脈沖以及該第二延遲脈沖，并根據(jù)一除頻倍數(shù)而將該第一延遲脈沖以及該第二延遲脈沖擇一輸出以作為該非整數(shù)除頻器的一輸出脈沖，其中，該除頻倍數(shù)介于該第一預(yù)設(shè)倍數(shù)與該第二預(yù)設(shè)倍數(shù)之間，并每當(dāng)該輸出脈沖使能時，啟動該除頻電路以輸出該除頻脈沖。
2、 如權(quán)利要求1所述的非整數(shù)除頻器，其特征在于，該延遲電路還用 以將該除頻脈沖延遲該時脈信號的周期的一第三預(yù)設(shè)倍數(shù)以產(chǎn)生一第三延 遲脈沖，且該選擇電路根據(jù)該除頻倍數(shù)，而將該第一延遲脈沖、該第二延遲 脈沖以及該第三延遲脈沖擇一輸出以作為該非整數(shù)除頻器的該輸出脈沖。
3、 如權(quán)利要求1或2所述的非整數(shù)除頻器，其特征在于，其中該選擇 電路包括一多工器，接收該延遲電路產(chǎn)生的該延遲脈沖；以及一差異積分調(diào)變電路，用以控制該多工器去選擇該延遲電路產(chǎn)生的該延 遲脈沖其中之一 ，以作為該非整數(shù)除頻器的該輸出脈沖。
4、 如權(quán)利要求3所述的非整數(shù)除頻器，其特征在于，其中該差異積分 調(diào)變電路包括一加法器，具有一第一接收部分、 一第二接收部分、 一輸出部分，以及 一溢位輸出部分，其中該第一接收部分接收一浮點數(shù)值，該浮點數(shù)值代表該除頻倍數(shù)的浮點數(shù)；以及一延遲暫存器，具有一輸入端、 一輸出端及一時脈輸入端，其中該輸入 端耦接該加法器的該輸出部分，該時脈輸入端接收該輸出脈沖，而該輸出端 耦接該加法器的該第二接收部分，該延遲暫存器依據(jù)該輸出脈沖而將該輸入 端所接收的數(shù)值延遲該輸出脈沖的周期后，以輸出到該加法器的該第二接收 部分，其中，該加法器的該溢位輸出部分耦接到該多工器，用以控制該多工器 以選擇該第 一延遲脈沖與該第二延遲脈沖其中之一 ，進(jìn)而作為該非整數(shù)除頻 器的該輸出脈沖。
5、如權(quán)利要求3所述的非整數(shù)除頻器，其特征在于，其中該延遲電路異積分調(diào)變電路包括N個差異積分調(diào)變器，N+l個第二加法器,N-l個第二延遲暫存器， 以及一第三加法器；每一個前述差異積分調(diào)變器包括一第一加法器，具有一第一接收部分、 一第二接收部分、 一輸出部分， 以及一溢位輸出部分；以及一第一延遲暫存器，具有一輸入端、 一輸出端及一時脈輸入端，其中該 輸入端耦接該第一加法器的該輸出部分，該時脈輸入端接收該輸出脈沖，該 輸出端耦接該第 一加法器的該第二接收部分，該第 一延遲暫存器依據(jù)該輸出 脈沖將該輸入端所輸入的數(shù)值延遲該輸出脈沖的周期，進(jìn)而輸出到該第 一加 法器的該第二接收部分，其中，該第i個差異積分調(diào)變器的第一加法器的輸出部分耦接該第i+l 個差異積分調(diào)變器中的第一加法器的第一接收部分，該第1個差異積分調(diào)變 器中的第 一加法器的該第 一接收部分接收一浮點數(shù)值，其中該浮點數(shù)值代表 該除頻倍數(shù)的浮點數(shù)；每一個前述第二加法器具有一第一接收部分、 一第二接收部分，以及一 輸出部分，該第i個第二加法器的第一接收部分耦接該第i個差異積分調(diào)變器中的第一加法器的溢位輸出部分，該第i個第二加法器的第二接收部分耦接該第i + 1個第二加法器中的輸出部分，該第i個第二加法器的輸出部分耦 接該第i - 1個第二加法器的第二接收部分，該第N + 1個第二加法器的第二 接收部分耦接該第N個差異積分調(diào)變器中的第一加法器的溢位輸出部分， 其中該第i個第二加法器用以將第一接收部分與第二接收部分所接收的數(shù)值 相加以輸出到輸出部分，以及該第i - 1個第二加法器與該第i + 1個第二加 法器分別用以將其第一接收部分與其第二接收部分所接收的該數(shù)值相減以 輸出到其輸出部分；每一個前述第二延遲暫存器具有一輸入端、 一輸出端及一時脈輸入端， 其中該第i個第二延遲暫存器的輸入端耦接該第i個第二加法器的輸出部分， 該第i個延遲暫存器的輸出端耦接該第i - 1個第二加法器的第一接收部分， 每一個前述第二延遲暫存器的該時脈輸入端接收該輸出脈沖，該第N - 1個 第二延遲暫存器的輸入端耦接該第N個差異積分調(diào)變器中的第一加法器之 溢位輸出部分，該N-l個第二延遲暫存器依據(jù)該輸出脈沖而分別將其輸入端 所接收的該數(shù)值延遲該輸出脈沖的周期后輸出至其輸出端；以及該第三加法器具有一第一接收部分、一第二接收部分、一第三接收部分， 以及一輸出部分，其中該第一接收部分耦接該第1個第一加法器的溢位輸出 部分，該第二接收部分耦接該第1個第二加法器的輸出部分，該第三接收部 分接收一整數(shù)數(shù)值，該輸出部分耦接該多工器，該第三加法器用以將該第一 接收部分、該第二接收部分及該第三接收部分所接收的數(shù)值相加后以輸出至 該輸出部分，且該多工器根據(jù)該輸出部分的數(shù)值，選擇前述2N個延遲脈沖 其中之一作為該非整數(shù)除頻器的該輸出脈沖，其中，該整數(shù)數(shù)值代表該除頻倍數(shù)的整數(shù)部分，且上述N與i為正整數(shù)。
6、 一種鎖相回路，其通過利用一非整數(shù)除頻器來產(chǎn)生非整數(shù)時脈信號， 該鎖相回路包括一相位頻率偵測器，接收一輸出脈沖以及一參考信號，并通過比較該輸出脈沖以及該參考信號后輸出一上拉信號以及一下拉信號；一電荷幫浦，接收該上拉信號與該下拉信號，以輸出一控制電壓；一壓控振蕩器，接收該控制電壓，用以根據(jù)該控制電壓決定其所輸出的一時脈信號的頻率；一除頻電路，接收該時脈信號，并用以將該時脈信號除以一整數(shù)預(yù)設(shè)值， 得到一除頻脈沖；一延遲電路，接收該除頻脈沖以及該時脈信號，用以將該除頻脈沖延遲 該時脈信號的周期的一第 一預(yù)設(shè)倍數(shù)以產(chǎn)生一第 一延遲脈沖，并將該除頻脈 沖延遲該時脈信號的周期的一第二預(yù)設(shè)倍數(shù)以產(chǎn)生一第二延遲脈沖；以及一選擇電路，接收該第一延遲脈沖以及該第二延遲脈沖，并根據(jù)一除頻 倍數(shù)，而將該第 一延遲脈沖以及該第二延遲脈沖擇一輸出以作為該輸出脈 沖，其中，該除頻倍數(shù)介于該第一預(yù)設(shè)倍數(shù)與該第二預(yù)設(shè)倍數(shù)之間，并當(dāng)該 輸出脈沖使能時，啟動該除頻電路以輸出該除頻脈沖，且該除頻電路、該延 遲電路以及該選擇電路構(gòu)成該非整數(shù)除頻器。
7、 如權(quán)利要求6所述的鎖相回路，其特征在于，該延遲電路還用以將 該除頻脈沖延遲該時脈信號的周期的一第三預(yù)設(shè)倍數(shù)以產(chǎn)生一第三延遲脈 沖，該選擇電路根據(jù)該除頻倍數(shù)，進(jìn)而將該第一延遲脈沖、該第二延遲脈沖 以及該第三延遲脈沖擇一輸出，用以作為該輸出脈沖。
8、 如權(quán)利要求6或7所述的鎖相回路，其特征在于，其中該選擇電路 包括一多工器，接收該延遲電路產(chǎn)生的該延遲脈沖；以及一差異積分調(diào)變電路，控制該多工器以選擇該延遲電路產(chǎn)生的該延遲脈 沖其中之一，用以作為該輸出脈沖。
9、 如權(quán)利要求8所述的鎖相回路，其特征在于，其中該差異積分調(diào)變 電路包括一加法器，具有一第一接收部分、 一第二接收部分、 一輸出部分，以及 一溢位輸出部分，其中該第一接收部分接收一浮點數(shù)值，該浮點數(shù)值代表該 除頻倍數(shù)的浮點數(shù)；以及一延遲暫存器，具有一輸入端、 一輸出端及一時脈輸入端，其中該輸入 端耦接該加法器的輸出部分，該時脈輸入端接收該輸出脈沖，而該輸出端耦 接該加法器的第二接收部分，該延遲暫存器依據(jù)該輸出脈沖而將該輸入端所 接收的數(shù)值延遲該輸出脈沖的周期，用以輸出到該加法器的第二接收部分，其中，該加法器的該溢位輸出部分耦接到該多工器，用以控制該多工器 以選擇該第 一延遲脈沖與第二延遲脈沖其中之一作為該輸出脈沖。
10、如權(quán)利要求8所述的鎖相回路，其特征在于，其中該延遲電路用以 分調(diào)變電路包括N個差異積分調(diào)變器，N+l個第二加法器，N-l個第二延遲暫存器， 以及一第三加法器；每一個前述差異積分調(diào)變器包括一第一加法器，具有一第一接收部分、 一第二接收部分、 一輸出部分， 以及一溢位輸出部分；以及一第一延遲暫存器，具有一輸入端、 一輸出端及一時脈輸入端，其中該 輸入端耦接該第一加法器的該輸出部分，該時脈輸入端接收該輸出脈沖，而 該輸出端耦接該第 一加法器的該第二接收部分，該第 一延遲暫存器依據(jù)該輸 出脈沖而將該輸入端所輸入的數(shù)值延遲該輸出脈沖的周期，用以輸出到該第 一加法器的該第二接收部分，其中，該第i個差異積分調(diào)變器中的第一加法器的輸出部分耦接該第i+l 個差異積分調(diào)變器中的第一加法器的第一接收部分，該第1個差異積分調(diào)變 器中的第一加法器的第一接收部分接收一浮點數(shù)值，其中該浮點數(shù)值代表該 除頻倍數(shù)的浮點數(shù)；每一個前述第二加法器具有一第一接收部分、 一第二接收部分，以及一 輸出部分，該第i個第二加法器的第一接收部分耦接該第i個差異積分調(diào)變 器中的第一加法器的溢位輸出部分，該第i個第二加法器的第二接收部分耦 接該第i + 1個第二加法器的輸出部分，該第i個第二加法器的輸出部分耦接 該第i - 1個第二加法器的第二接收部分，該第N + 1個第二加法器的第二接收部分耦接該第N個差異積分調(diào)變器中的第一加法器的溢位輸出部分，其 中該第i個第二加法器用以將其第一接收部分與其第二接收部分所^接收的數(shù) 值相加以輸出到其輸出部分，而該第i - 1個第二加法器與該第i + 1個第二 加法器分別用以將其第一接收部分與其第二接收部分所接收的該數(shù)值相減 以輸出到其輸出部分；每一個前述第二延遲暫存器具有一輸入端、 一輸出端及一時脈輸入端， 其中該第i個第二延遲暫存器的輸入端耦接該第i個第二加法器的輸出部分， 該第i個延遲暫存器的輸出端耦接該第i - 1個第二加法器的第一接收部分， 每一個前述第二延遲暫存器的時脈輸入端接收該輸出脈沖，該第N- 1個第 二延遲暫存器的輸入端耦接該第N個差異積分調(diào)變器中的第一加法器的溢 位輸出部分，該N-1個第二延遲暫存器依據(jù)該輸出脈沖而分別將其輸入端所 接收的數(shù)值延遲該輸出脈沖的周期后輸出至其輸出端；以及該第三加法器具有一第一接收部分、一第二接收部分、一第三接收部分， 以及一輸出部分，其中該第一接收部分耦接第1個第一加法器的該溢位輸出 部分，該第二接收部分耦接該第1個第二加法器的輸出部分，該第三接收部 分接收一整數(shù)數(shù)值，該輸出部分耦接該多工器，該第三加法器用以將該第一 接收部分、該第二接收部分及該第三接收部分所接收的數(shù)值相加后以輸出至 該輸出部分，且該多工器根據(jù)該輸出部分的數(shù)值，選擇前述2N個延遲脈沖 其中之一，用以作為該輸出脈沖，其中，該整數(shù)數(shù)值代表該除頻倍數(shù)的整數(shù)部分，且上述N與i為正整數(shù)。
全文摘要
一種非整數(shù)除頻器以及可產(chǎn)生非整數(shù)時脈的鎖相回路。此除頻器包括除頻電路、延遲電路，以及選擇電路。除頻電路用以將時脈信號除以一個整數(shù)預(yù)設(shè)值，以得到一個除頻脈沖。延遲電路用以將除頻脈沖分別延遲時脈信號的周期的第一預(yù)設(shè)倍數(shù)以及第二預(yù)設(shè)倍數(shù)，以產(chǎn)生第一延遲脈沖與第二延遲脈沖。選擇電路根據(jù)一個除頻倍數(shù)而選擇第一延遲脈沖與第二延遲脈沖其中之一，用以作為除頻器的輸出脈沖。其中，上述的除頻倍數(shù)介于第一預(yù)設(shè)倍數(shù)與第二預(yù)設(shè)倍數(shù)之間。
文檔編號H03L7/16GK101217277SQ20081000104
公開日2008年7月9日 申請日期2008年1月15日 優(yōu)先權(quán)日2008年1月15日
發(fā)明者趙自強, 黃柏仁 申請人:凌陽科技股份有限公司