專利名稱：運算放大器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在低電壓下操作的運算放大器。
背景技術(shù)：
希望用于電子裝置的運算放大器等的電路始終執(zhí)行穩(wěn)定的操作。例如，專利文獻1公開了一種用于控制隨著共模(common-mode)輸入電壓的改變而波動的偏壓、并降低輸出失真的運算放大器。
近年來，隨著小尺寸便攜式電子裝置的普及，也已為了低功耗而縮小和配置電路，從而，希望這樣的電路在低電源電壓下執(zhí)行穩(wěn)定的操作。
例如，一些運算放大器采用具有低閾值的晶體管。據(jù)此，即使當電源電壓降低時，晶體管也在飽和區(qū)內(nèi)操作。由此，有可能實現(xiàn)在低電源電壓下執(zhí)行高增益和穩(wěn)定的操作的運算放大器。
另外，例如，專利文獻2公開了一種具有低電壓軌到軌(rail-to-rail)CMOS輸入級的CMOS輸入電路。
專利文獻1日本特開專利申請No.2001-339257專利文獻2日本特開專利申請No.2001-274642然而，當在上述傳統(tǒng)的運算放大器中進一步降低電源電壓時，其電路配置具有如下問題，其中，由于不同的溫度和工藝，某些晶體管不能在飽和區(qū)內(nèi)執(zhí)行操作。

發(fā)明內(nèi)容
本發(fā)明的一般目的在于，提供消除了上述問題的、改進且有用的運算放大器。
本發(fā)明的更具體的目的在于，提供能在低電源電壓下執(zhí)行穩(wěn)定和高增益的操作的運算放大器。
根據(jù)本發(fā)明的一個方面，提供了一種運算放大器，包括一對差分級；共基共射放大器級；以及輸出級，其中，構(gòu)成所述輸出級的輸出晶體管的閾值電壓高于其它晶體管的閾值電壓。
據(jù)此，即使當電源電壓降低時，構(gòu)成運算放大器的所有晶體管也在飽和區(qū)中操作，從而可以提供高增益運算放大器。
根據(jù)本發(fā)明的另一方面，在該運算放大器中，所述輸出晶體管的閾值電壓在大約0.7V到大約0.8V的范圍內(nèi)，而所述其它晶體管的閾值電壓在從大約0.3V到大約0.4V的范圍內(nèi)。
據(jù)此，即使當電源電壓降低時，也可以防止由于不同的溫度和工藝而導致的操作效率的降低。
根據(jù)本發(fā)明的另一方面，在該運算放大器中，所述共基共射放大器級包括由p溝道MOS晶體管構(gòu)成的第一共基共射連接級、以及由n溝道MOS晶體管構(gòu)成的第二共基共射連接級，該第一共基共射連接級被連接到來自所述一對差分級中的一個的輸出，并且該第二共基共射連接級被連接到來自所述一對差分級中的另一個的輸出。
據(jù)此，可以在該運算放大器中布置折疊式共基共射放大器級。
根據(jù)本發(fā)明的另一方面，在該運算放大器中，輸出晶體管的柵極-源極電壓大于構(gòu)成連接到所述輸出晶體管的柵極的共基共射連接級的兩個晶體管的飽和漏極電壓的和。
據(jù)此，構(gòu)成共基共射連接級的晶體管始終在飽和區(qū)中操作，從而可以保持共基共射連接級的飽和操作。
根據(jù)本發(fā)明的另一方面，在該運算放大器中，將參考電壓施加到非反相輸入端，并直接連接反相輸入端和輸出端。
根據(jù)本發(fā)明的另一方面，在該運算放大器中，將參考電壓施加到非反相輸入端，并經(jīng)由電阻而連接反相輸入端和輸出端。
根據(jù)本發(fā)明，可以提供即使在電源電壓降低時也能執(zhí)行穩(wěn)定和高增益的操作的運算放大器。
當結(jié)合附圖閱讀時，根據(jù)以下詳細的說明，本發(fā)明的其它目的、特征和優(yōu)點將變得更清楚。


圖1是示出根據(jù)本發(fā)明的實施例1的AB類(class AB)運算放大器100的電路配置的圖；
圖2是示出共基共射(cascode)連接級3的電路配置的局部放大圖；圖3是示出共基共射連接級4的電路配置的局部放大圖；以及圖4是示出根據(jù)本發(fā)明的實施例2的AB類運算放大器200的電路配置的圖。
具體實施例方式
根據(jù)本發(fā)明的運算放大器通過將構(gòu)成輸出級的輸出晶體管的閾值電壓設(shè)置為高于構(gòu)成連接到輸出級的共基共射連接級的晶體管的飽和漏極電壓的和，而在飽和區(qū)內(nèi)操作構(gòu)成運算放大器的所有晶體管。
下面，通過參考附圖而說明本發(fā)明的實施例。本實施例中的運算放大器是使用軌到軌輸入的折疊式共基共射AB類運算放大器。圖1是示出根據(jù)本發(fā)明的實施例1的AB類運算放大器100的電路配置的圖。
根據(jù)本實施例的AB類運算放大器100包括差分級1、差分級2、共基共射連接級3、共基共射連接級4、以及輸出級5。
在AB類運算放大器100中，構(gòu)成差分級的兩個晶體管之一具有作為柵極端的非反相(noninverting)輸入端，而另一晶體管具有作為柵極端的反相輸入端。在AB類運算放大器100中，輸出級5的輸出作為AB類運算放大器100的輸出電壓Vout而被處理。AB類運算放大器100將向非反相輸入端與反相輸入端施加的輸入電壓之間的差放大，并從輸出端輸出經(jīng)放大的差。
AB類運算放大器100采用軌到軌輸入，其中，當構(gòu)成差分級的晶體管的閾值電壓與輸入電壓相交(crossed)時，為操作而切換差分級。
差分級1包括作為p溝道MOS晶體管的晶體管M1、晶體管M2和晶體管M3。晶體管M1是用于偏流的MOS晶體管，并且其柵極被施加偏壓bias1，使得晶體管M1被用作電流源。電源電壓VDD被施加到晶體管M1的源極，并且，晶體管M2和晶體管M3的共同連接的源極被連接到晶體管M1的漏極。晶體管M2的漏極被連接到共基共射連接級4的輸出上，并且晶體管M3的漏極被連接到共基共射連接級4的輸入上。
差分級2包括作為n溝道MOS晶體管的晶體管M4、晶體管M5和晶體管M6。晶體管M4是用于偏流的MOS晶體管，并且向其柵極施加偏壓bias2，使得晶體管M4被用作電流源。晶體管M4的源極被接地，并且，晶體管M5和晶體管M6的共同連接的源極被連接到晶體管M4的漏極。晶體管M5的漏極被連接到共基共射連接級3的輸出上，并且晶體管M6的漏極被連接到共基共射連接級3的輸入上。
共基共射連接級3包括作為p溝道MOS晶體管的晶體管M7、M8、M9和M10。晶體管M7和M8是載流源MOS晶體管，并且向晶體管M7和M8的柵極施加偏壓bias3，使得晶體管M7和M8被用作電流源。共同連接晶體管M7和M8的源極，并且向共同連接的源極施加電源電壓VDD。晶體管M7和M8的漏極被連接到晶體管M9和M10的源極。
晶體管M9和M10是柵極接地的(grounded-gate)MOS晶體管，并且向晶體管M9和M10的柵極施加偏壓bias4，使得晶體管M7和M8在飽和區(qū)內(nèi)操作。根據(jù)該配置，共基共射連接級3構(gòu)成共基共射電流源。
晶體管M6的漏極被連接到晶體管M7和晶體管M9的連接點，并且向該連接點施加來自差分級2的輸出信號。以相同的方式，晶體管M5的漏極被連接到晶體管M8和晶體管M10的連接點，并且向該連接點施加來自差分級2的輸出信號。
晶體管M9的漏極被連接到作為n溝道MOS晶體管的、構(gòu)成共基共射連接級4的晶體管M13的漏極。晶體管M10的漏極被連接到作為p溝道晶體管的、構(gòu)成輸出級5的晶體管M17的柵極。
共基共射連接級4包括晶體管M13、M14、M15和M16。晶體管M13和M14是柵極接地的MOS晶體管，并且向晶體管M13和M14的柵極施加偏壓bias7，使得晶體管M15和M16在飽和區(qū)中操作。晶體管M13的漏極被連接到晶體管M9的漏極，并且晶體管M14的漏極被連接到作為n溝道MOS晶體管的、構(gòu)成輸出級5的晶體管M18的柵極。
晶體管M13和M14的源極被連接到晶體管M15和M16的漏極。晶體管M3的漏極被連接到晶體管M13和晶體管M15的連接點，并且向該連接點施加差分級1的輸出信號。以此方式，晶體管M2的漏極被連接到晶體管M14和晶體管M16的連接點，并且向該連接點施加差分級1的輸出信號。
晶體管M15和M16的源極被共同連接并接地。晶體管M15和M16的柵極被共同連接，并且還被連接到晶體管M13的漏極，以構(gòu)成電流鏡(currentmirror)電路。
共基共射連接級3和共基共射連接級4構(gòu)成共基共射放大器級，其中，共基共射連接級3被用作載流源。
輸出級5包括作為n溝道MOS晶體管的晶體管M11和M18、以及作為p溝道MOS晶體管的晶體管M12和M17。晶體管M17和晶體管M18構(gòu)成推挽電路，并且向晶體管M17的源極施加電源電壓VDD。晶體管M17的漏極被連接到晶體管M18的漏極，而晶體管M18的源極被接地。來自晶體管M17和晶體管M18的連接點的輸出電壓是AB類運算放大器100的輸出電壓Vout。
晶體管M10的漏極被連接到晶體管M17的柵極，并且晶體管M14的漏極被連接到晶體管M18的柵極。將來自使用共基共射連接級3和共基共射連接級4而構(gòu)成的共基共射放大器級的輸出電壓施加到晶體管M17和晶體管M18的柵極。
晶體管M11的漏極和晶體管M12的源極被共同連接，并且還被連接到晶體管M10和晶體管M17的連接點。晶體管M11的源極和晶體管M12的漏極被共同連接，并且還被連接到晶體管M14和晶體管M18的連接點。偏壓bias5被施加到晶體管M11的柵極，而偏壓bias6被施加到晶體管M12的柵極。
在AB類運算放大器100中，根據(jù)偏壓bias5和偏壓bias6，確定處于平穩(wěn)狀態(tài)的晶體管M17和晶體管M18的電流。
在AB類運算放大器100中，當輸入電壓為低時，差分級1執(zhí)行操作。來自差分級1的輸出信號被用作到共基共射連接級4的輸入信號，在共基共射連接級3和共基共射連接級4中放大該輸入信號，并將放大的信號施加到輸出級5。在輸出級5中的晶體管M17中進一步放大輸出信號，并將其輸出。當輸入電壓為高時，為操作而切換差分級，并且差分級2執(zhí)行操作。來自差分級2的輸出信號被用作到共基共射連接級4的輸入信號，在共基共射連接級3和共基共射連接級4中放大該輸入信號，并將放大的信號施加到輸出級5。在輸出級5的晶體管M18中進一步放大輸出信號，并將其輸出。
在根據(jù)本實施例的AB類運算放大器100中，構(gòu)成輸出級5的晶體管M17和晶體管M18的閾值電壓比構(gòu)成差分級1、差分級2、共基共射連接級3和共基共射連接級4的晶體管的閾值電壓更高。
具體地，在本實施例中，晶體管M17和晶體管M18的閾值電壓在0.7V到0.8V的范圍內(nèi)。其它晶體管的p溝道MOS晶體管的閾值電壓是大約0.3V。盡管在本實施例中，除了晶體管M17和晶體管M18之外的p溝道MOS晶體管的閾值電壓是大約0.3V，但是除了晶體管M17和晶體管M18之外的所有晶體管的閾值電壓可以是大約0.3V。此外，在本實施例中特定地使用此電壓值，而閾值電壓不限于此。只要構(gòu)成輸出級5的晶體管的閾值電壓比構(gòu)成除輸出級5之外的元件的晶體管的閾值電壓高出預定的電壓，就能獲得本發(fā)明的效果。
下面，基于差分級1在AB類運算放大器100中執(zhí)行操作的情況，描述數(shù)值的意義。
在AB類運算放大器100的平穩(wěn)狀態(tài)下，當電源電壓VDD是低電壓時，當晶體管M2和M3的柵極-源極電壓恒定時，晶體管M1的源極-漏極電壓低于飽和漏極電壓，并且晶體管M1不在飽和區(qū)中操作。據(jù)此，得不到AB類運算放大器100的高增益。
有鑒于此，如本實施例中的那樣，通過為構(gòu)成差分級1和共基共射連接級3的p溝道MOS晶體管設(shè)置低閾值電壓，可以在飽和區(qū)中操作晶體管M1。由此，AB類運算放大器100能夠執(zhí)行穩(wěn)定和高增益的操作。
另外，在根據(jù)本實施例的AB類運算放大器100中，晶體管M2和晶體管M5的柵極端被共同連接，并被用作AB類運算放大器100的非反相輸入端，并且，晶體管M3和晶體管M6的柵極端被共同連接，并被用作反相輸入端。由此，通過將來自輸出級5的輸出施加到作為反相輸入端的晶體管M3和晶體管M6的柵極端、并將接地電位施加到作為非反相輸入端的晶體管M2和晶體管M5的柵極端，可以實現(xiàn)電壓跟隨器連接。
另外，通過在作為反相輸入端的晶體管M3和晶體管M6的柵極端與輸出級5的輸出端之間連接電阻元件，可以實現(xiàn)反相輸入連接。在此情況下，優(yōu)選地，施加到作為非反相輸入端的晶體管M2和晶體管M5的柵極端的接地電位在共模電壓范圍(輸入電壓所允許的范圍)內(nèi)。據(jù)此，可以實現(xiàn)高增益AB類運算放大器100。
當進一步降低AB類運算放大器100的電源電壓VDD時，即使當共基共射連接級3中的晶體管M8在飽和區(qū)中操作時，也會由于不同的溫度和工藝的影響，而使得晶體管M10不會在飽和區(qū)中穩(wěn)定地操作。在本實施例中，確定輸出級5的晶體管M17的閾值，使得晶體管M10始終在飽和區(qū)中執(zhí)行穩(wěn)定的操作。
圖2是示出共基共射連接級3的電路配置的局部放大圖。在圖2中，晶體管M8的源極-漏極電壓被標記為Vds8，晶體管M10的源極-漏極電壓被標記為Vds10，而晶體管M17的柵極-源極電壓被標記為Vgs17。
在此情況下，當晶體管M10的飽和漏極電壓是Vdsat10時，在Vdsat10＜Vds10時，晶體管M10在飽和區(qū)中操作。在AB類運算放大器100的平穩(wěn)狀態(tài)下，將晶體管M8和晶體管M10的源極-漏極電壓的關(guān)系表示為Vds8+Vds10＝Vgs17。
在此情況下，例如，當將具有低閾值的晶體管用于構(gòu)成AB類運算放大器100的所有晶體管時，平穩(wěn)狀態(tài)下的晶體管M17的柵極-源極電壓Vgs17變低，從而，即使當晶體管M8在飽和區(qū)中操作時，晶體管M10也不會在飽和區(qū)中操作。結(jié)果，實質(zhì)上降低了AB類運算放大器100的增益。
在本實施例中，通過將構(gòu)成輸出級5的晶體管M17和M18的閾值電壓設(shè)置為高于其它晶體管的閾值電壓，而防止這樣的損失。換言之，晶體管M8和晶體管M10的閾值電壓被設(shè)置為低，而晶體管M17的閾值電壓被設(shè)置為高，從而，晶體管M17的柵極-源極電壓高于晶體管M8和晶體管M10的飽和漏極電壓的和。
以此方式，當晶體管M17的閾值電壓被設(shè)置為高時，晶體管M17的柵極-源極電壓Vgs17增加。據(jù)此，可以增加晶體管M10的源極-漏極電壓Vds10。并且，始終可以將晶體管M10的源極-漏極電壓Vds10保持為高于晶體管M10的飽和漏極電壓Vdsat10。由此，即使當降低了電源電壓VDD時，也可以在飽和區(qū)中穩(wěn)定地操作晶體管M8和晶體管M10。
盡管在本實施例中，上述說明是基于差分級1執(zhí)行操作的情況，但當差分級2執(zhí)行操作時，也是適用的。
圖3是示出共基共射連接級4的電路配置的局部放大圖。在圖3中，晶體管M14的源極-漏極電壓被標記為Vds14，晶體管M16的源極-漏極電壓被標記為Vds16，而晶體管M18的柵極-源極電壓被標記為Vgs18。
在此情況下，將晶體管M18的閾值電壓設(shè)置為大于晶體管M14和晶體管M16的飽和漏極電壓的和。據(jù)此，晶體管M18的柵極-源極電壓Vgs18增加，從而，即使當晶體管M16在飽和區(qū)中操作時，也可以增加晶體管M14的源極-漏極電壓Vds14。并且，始終可以將晶體管M14的源極-漏極電壓Vds14保持為大于晶體管M14的飽和漏極電壓Vdsat14。由此，始終可以在飽和區(qū)中穩(wěn)定地操作晶體管M14和晶體管M16。
如上所述，根據(jù)本發(fā)明，可以在飽和區(qū)中穩(wěn)定地操作構(gòu)成AB類運算放大器的所有晶體管，并且提供了能夠執(zhí)行穩(wěn)定和高增益的操作的AB類運算放大器。另外，根據(jù)本發(fā)明，可以提供能夠執(zhí)行穩(wěn)定和高增益的操作、而不受不同的溫度和工藝的影響的AB類運算放大器。
此外，根據(jù)本發(fā)明，可以提供能夠支持低電源電壓而不增加電路的布局面積的高增益AB類運算放大器。
盡管基于使用軌到軌輸入的折疊式共基共射AB類運算放大器而描述了本實施例，但是，例如，可以以相同的方式，將本發(fā)明應用于p溝道MOS晶體管輸入和n溝道MOS晶體管輸入。
圖4是示出根據(jù)本發(fā)明的實施例2的AB類運算放大器200的電路配置的圖。AB類運算放大器200使用P溝道MOS晶體管輸入。
除了單個差分級之外，AB類運算放大器200的配置與AB類運算放大器100的配置相同。因此，在圖2所示的AB類運算放大器200中，向與示例1中相同的元件或部分提供與圖1中相同的附圖標記，并省略其說明。
AB類運算放大器200包括差分級20、共基共射連接級3、共基共射連接級4、以及輸出級5。
差分級20包括作為p溝道MOS晶體管的晶體管M19、晶體管M20和晶體管M21。晶體管M19是用于偏流的MOS晶體管，并且其柵極被施加偏壓bias8，使得晶體管M19被用作電流源。將電源電壓VDD施加到晶體管M19的源極。晶體管M20和晶體管M21的共同連接的源極被連接到晶體管M19的漏極。
晶體管M21的漏極被連接到構(gòu)成共基共射連接級4的晶體管M13和晶體管M15的連接點。晶體管M20的漏極被連接到構(gòu)成共基共射連接級4的晶體管M14和晶體管M16的連接點。向晶體管M20和晶體管M21的柵極施加輸入電壓。
在AB類運算放大器200中，來自差分級20的輸出信號被用作對共基共射連接級4的輸入，在共基共射連接級3和共基共射連接級4中放大該輸入，并將放大的輸入施加到輸出級5。在輸出級5中的晶體管M17中進一步放大輸出信號，并將其輸出。
在本實施例中，以與實施例1相同的方式，將晶體管M17的閾值電壓設(shè)置為大于晶體管M8和晶體管M10的飽和漏極電壓的和。并且，將晶體管M18的閾值電壓設(shè)置為大于晶體管M14和晶體管M16的飽和漏極電壓的和。據(jù)此，可以獲得與實施例1相同的效果。
在本實施例中，盡管使用p溝道MOS晶體管來構(gòu)成差分級20，但可使用n溝道MOS晶體管來構(gòu)成差分級20。在此情況下，要被用作用于偏流的MOS晶體管的晶體管可被布置在接地側(cè)上，而可在用于偏流的MOS晶體管與共基共射連接級3之間布置兩個n溝道MOS晶體管，其中這兩個n溝道MOS晶體管的源極被共同連接。
本發(fā)明不限于具體公開的實施例，在不脫離本發(fā)明的范圍的情況下，可進行變化和修改。
本發(fā)明基于在2006年3月28日提交的日本優(yōu)先權(quán)申請第2006-089414號，在此通過引用并入其全部內(nèi)容。
權(quán)利要求
1.一種運算放大器，包括一對差分級；共基共射放大器級；以及輸出級，其中構(gòu)成該輸出級的輸出晶體管的閾值電壓高于其它晶體管的閾值電壓。
2.如權(quán)利要求1所述的運算放大器，其中所述輸出晶體管的閾值電壓在大約0.7V到大約0.8V的范圍內(nèi)，并且，所述其它晶體管的閾值電壓在從大約0.3V到大約0.4V的范圍內(nèi)。
3.如權(quán)利要求1所述的運算放大器，其中該共基共射放大器級包括由p溝道MOS晶體管構(gòu)成的第一共基共射連接級、以及由n溝道MOS晶體管構(gòu)成的第二共基共射連接級，第一共基共射連接級被連接到來自所述一對差分級中的一個的輸出，并且，第二共基共射連接級被連接到來自所述一對差分級中的另一個的輸出。
4.如權(quán)利要求2所述的運算放大器，其中該共基共射放大器級包括由p溝道MOS晶體管構(gòu)成的第一共基共射連接級、以及由n溝道MOS晶體管構(gòu)成的第二共基共射連接級，第一共基共射連接級被連接到來自所述一對差分級中的一個的輸出，并且，第二共基共射連接級被連接到來自所述一對差分級中的另一個的輸出。
5.如權(quán)利要求1所述的運算放大器，其中該輸出晶體管的柵極-源極電壓大于構(gòu)成連接到該輸出晶體管的柵極的共基共射連接級的兩個晶體管的飽和漏極電壓的和。
6.如權(quán)利要求2所述的運算放大器，其中該輸出晶體管的柵極-源極電壓大于構(gòu)成連接到該輸出晶體管的柵極的共基共射連接級的兩個晶體管的飽和漏極電壓的和。
7.如權(quán)利要求1所述的運算放大器，其中將參考電壓施加到非反相輸入端，并且，直接連接反相輸入端和輸出端。
8.如權(quán)利要求2所述的運算放大器，其中將參考電壓施加到非反相輸入端，并且，直接連接反相輸入端和輸出端。
9.如權(quán)利要求3所述的運算放大器，其中將參考電壓施加到非反相輸入端，并且，直接連接反相輸入端和輸出端。
10.如權(quán)利要求4所述的運算放大器，其中將參考電壓施加到非反相輸入端，并且，直接連接反相輸入端和輸出端。
11.如權(quán)利要求5所述的運算放大器，其中將參考電壓施加到非反相輸入端，并且，直接連接反相輸入端和輸出端。
12.如權(quán)利要求6所述的運算放大器，其中將參考電壓施加到非反相輸入端，并且，直接連接反相輸入端和輸出端。
13.如權(quán)利要求1所述的運算放大器，其中將參考電壓施加到非反相輸入端，并且，經(jīng)由電阻而連接反相輸入端和輸出端。
14.如權(quán)利要求2所述的運算放大器，其中將參考電壓施加到非反相輸入端，并且，經(jīng)由電阻而連接反相輸入端和輸出端。
15.如權(quán)利要求3所述的運算放大器，其中將參考電壓施加到非反相輸入端，并且，經(jīng)由電阻而連接反相輸入端和輸出端。
16.如權(quán)利要求4所述的運算放大器，其中將參考電壓施加到非反相輸入端，并且，經(jīng)由電阻而連接反相輸入端和輸出端。
17.如權(quán)利要求5所述的運算放大器，其中將參考電壓施加到非反相輸入端，并且，經(jīng)由電阻而連接反相輸入端和輸出端。
18.如權(quán)利要求6所述的運算放大器，其中將參考電壓施加到非反相輸入端，并且，經(jīng)由電阻而連接反相輸入端和輸出端。
全文摘要
所公開的運算放大器包括一對差分級；共基共射放大器級；以及輸出級。構(gòu)成輸出級的輸出晶體管的閾值電壓高于其它晶體管的閾值電壓。
文檔編號H03F3/45GK101047362SQ20071009143
公開日2007年10月3日 申請日期2007年3月28日 優(yōu)先權(quán)日2006年3月28日
發(fā)明者安達幸一郎 申請人:株式會社理光