專利名稱：電流控制硅互補金屬氧化物半導體寬帶數(shù)據(jù)放大器電路的制作方法
技術領域：
本發(fā)明涉及通信設備，更具體地說，涉及應用于所述通信設備中的放大領域。
背景技術：
高速寬帶數(shù)據(jù)放大器應用于寬帶數(shù)據(jù)通信設備。由于處理技術的速度限制、能量消耗以及其它與成本相關的問題等多種原因，需要研發(fā)更有效的技術來增加高頻工作時的放大器帶寬。高速電路技術如已經(jīng)研發(fā)出來的電流控制CMOS(或C3MOS)邏輯使得應用標準CMOS處理技術制造的電路速度有了顯著的提高。
然而，當將所述電路應用到硅基片上或封裝中(如在集成電路之中)時，集成電路中的初始電路和與之可通信地連接的接合焊線、跡線或焊盤之間的接口會出現(xiàn)困難。這種接口通常被稱為硅片與封裝和/或電路板之間的接口。一般來說，經(jīng)常會在電路接口中出現(xiàn)阻抗匹配的困難。構造這種接口時，可使用帶狀線或微帶線傳輸線。
帶狀線和微帶線傳輸線分別為橫向電磁(TEM)或準橫向電磁(quasi-TEM)結構。理想情況下，在這種結構中傳播的電磁波具有主要與頻率成線性關系的傳播常數(shù)以及相對于頻率幾乎為常數(shù)的相速度。單獨看來，這些傳輸線呈現(xiàn)出單端特性阻抗、相速度和衰減。例如，如果特性阻抗為50歐姆的傳輸線終端接50歐姆的負載，則傳輸線和負載之間的接口處將不存在反射。
但是，在實際應用中，各種非線性造成了硅片與封裝和/或電路板之間的接口處的阻抗錯配，這將導致相當大的反射，進而降低信號的完整性。第一，當這些帶狀線和微帶線中的一對互相接近時(例如在封裝基板上)會產(chǎn)生耦合，這將顯著地改變傳輸參數(shù)并使差分和共模導波的傳播成為可能。為保護信號的完整性，需要最小化差分和共模反射。第二，將封裝連接到硅晶片的接合線在多GHz(吉赫茲)的數(shù)據(jù)率下通常表現(xiàn)出感應阻抗。第三，隨著數(shù)據(jù)率的增加，結合區(qū)的信號路徑和硅晶片上的ESD(靜電感應裝置)的電容負載將不斷加大，即便終端電阻與輸入接合區(qū)極為接近也是如此。進一步，來自數(shù)據(jù)放大器輸入端的晶體管的電容性負載會造成終端電阻并聯(lián)短路，并減小高頻時的整體阻抗，這將導致輸入數(shù)據(jù)放大器的帶寬減小和輸入處的反射增加。在由集總元件表示的單端配置中，硅片120與封裝和/或電路板110之間的接口的錯配如圖1所示。
圖1為現(xiàn)有技術中硅片120與封裝和/或電路板110之間的接口的阻抗錯配100的實施例。
在接口處，向封裝和/或電路板110一側(cè)看去，阻抗主要為電感性的。相反，從硅片120一側(cè)看去，阻抗主要呈電容性。對差模和單模傳輸均是如此。
現(xiàn)有技術一直需要帶有頻率響應的放大級，在較高的頻率范圍內(nèi)有足夠的增益，同時最小化放大器的功率消耗，以及減少高昂的處理需求。

發(fā)明內(nèi)容
本發(fā)明的裝置和方法將在后文結合


具體實施方式
和權利要求進行進一步說明。
根據(jù)本發(fā)明的一個方面，提供了一種電流控制CMOS(C3MOS)寬帶數(shù)據(jù)放大器電路，所述電路包括第一差分晶體管，所述晶體管包括源極、柵極和漏極；
第二差分晶體管，所述晶體管包括源極、柵極和漏極；電流源，其與第一差分晶體管的源極和第二差分晶體管的源極相耦合；第一輸出阻抗，其包括第一輸出電阻和與之串連的第一并聯(lián)峰化電感，所述第一輸出阻抗耦合在第一差分晶體管的漏極和電源電壓之間；第二輸出阻抗，其包括第二輸出電阻和與之串連的第二并聯(lián)峰化電感，所述第二輸出阻抗耦合在第二差分晶體管的漏極和電源電壓之間；差分終端阻抗，其耦合于第一差分晶體管的柵極和第二差分晶體管的柵極之間；第一輸入阻抗，其耦合于所述C3MOS寬帶數(shù)據(jù)放大器電路的第一差分輸入和第一差分晶體管的柵極之間；以及第二輸入阻抗，其耦合于所述C3MOS寬帶數(shù)據(jù)放大器電路的第二差分輸入和第二差分晶體管的柵極之間。
優(yōu)選地，所述差分終端阻抗包括串連聯(lián)接的第一電阻和第二電阻。
優(yōu)選地，所述第一輸入阻抗包括第一串連電感；所述第二輸入阻抗包括第二串連電感。
優(yōu)選地，所述第一輸入阻抗包括第一組多個串連電感；所述第二輸入阻抗包括第二組多個串連電感。
優(yōu)選地，所述第一輸入阻抗包括第一串連電感和第一分流電容；所述第二輸入阻抗包括第二串連電感和第二分流電容。
優(yōu)選地，所述第一輸入阻抗包括第一組多個串連電感，由此產(chǎn)生第一組多個節(jié)點，以及連接在第一組節(jié)點中的選定節(jié)點與地電位之間的第一組多個分流電容；且所述第二輸入阻抗包括第二組多個串連電感，由此產(chǎn)生第二組多個節(jié)點，以及連接在第二組節(jié)點中的選定節(jié)點和地電位之間的第二組多個分流電容。
優(yōu)選地，所述第一輸出阻抗的第一輸出電阻耦合在第一差分晶體管的漏極和第一輸出阻抗的第一并聯(lián)峰化電感之間；且所述第一輸出阻抗的第一并聯(lián)峰化電感耦合在第一輸出阻抗的第一輸出電阻和電源電壓之間。
優(yōu)選地，所述電流源為電流源晶體管，且所述第一差分晶體管、第二差分晶體管和電流源晶體管包括NMOS(N溝道金屬氧化物半導體)晶體管；或所述第一差分晶體管、第二差分晶體管和電流源晶體管包括PMOS(P溝道金屬氧化物半導體)晶體管。
優(yōu)選地，所述電路進一步包括第一電容，其耦合于第一差分晶體管的漏極和第二差分晶體管的柵極之間；以及第二電容，其耦合于第二差分晶體管的漏極和第一差分晶體管的柵極之間。
優(yōu)選地，所述C3MOS寬帶數(shù)據(jù)放大器電路為集成電路的輸入放大集。
優(yōu)選地，所述集成電路應用于通信收發(fā)器的接收功能模塊之中。
根據(jù)本發(fā)明的一個方面，提供了一種電流控制CMOS(C3MOS)寬帶數(shù)據(jù)放大器電路，所述電路包括第一差分輸入；第二差分輸入；寬帶差分晶體管對，其包括第三差分輸入和第四差分輸入；輸入阻抗匹配網(wǎng)絡，其與C3MOS寬帶數(shù)據(jù)放大器電路的第一差分輸入、C3MOS寬帶數(shù)據(jù)放大器電路的第二差分輸入、寬帶差分晶體管對的第三差分輸入、寬帶差分晶體管對的第四差分輸入相耦合，其中所述輸入阻抗匹配網(wǎng)絡包括差分終端阻抗，其耦合于寬帶差分晶體管對的第三差分輸入和寬帶差分晶體管對的第四差分輸入之間；第一輸入阻抗，其耦合于C3MOS寬帶數(shù)據(jù)放大器電路的第一差分輸入和寬帶差分晶體管對的第三差分輸入之間；和第二輸入阻抗，其耦合于C3MOS寬帶數(shù)據(jù)放大器電路的第二差分輸入和寬帶差分晶體管對的第四差分輸入之間。
優(yōu)選地，所述寬帶差分晶體管對包括第一差分晶體管，所述晶體管包括源極、柵極和漏極；第二差分晶體管，所述晶體管包括源極、柵極和漏極；電流源，其與第一差分晶體管的源極和第二差分晶體管的源極相耦合；第一輸出阻抗，其包括第一輸出電阻和與之串連的第一并聯(lián)峰化電感，所述第一輸出阻抗耦合在第一差分晶體管的漏極和電源電壓之間；第二輸出阻抗，其包括第二輸出電阻和與之串連的第二并聯(lián)峰化電感，所述第二輸出阻抗耦合在第二差分晶體管的漏極和電源電壓之間；第一電容，其耦合于第一差分晶體管的漏極和第二差分晶體管的柵極之間；以及第二電容，其耦合于第二差分晶體管的漏極和第一差分晶體管的柵極之間；其中寬帶差分晶體管對的第三差分輸入包括第一差分晶體管的柵極；且寬帶差分晶體管對的第四差分輸入包括第二差分晶體管的柵極。
優(yōu)選地，所述差分終端阻抗包括串連聯(lián)接的第一電阻和第二電阻；
所述第一輸入阻抗包括第一串連電感；且所述第二輸入阻抗包括第二串連電感。
優(yōu)選地，所述第一輸入阻抗包括第一組多個串連電感；所述第二輸入阻抗包括第二組多個串連電感。
優(yōu)選地，所述第一輸入阻抗包括第一串連電感和第一分流電容；所述第二輸入阻抗包括第二串連電感和第二分流電容。
優(yōu)選地，所述C3MOS寬帶數(shù)據(jù)放大器電路為集成電路的輸入放大集；所述集成電路應用于通信收發(fā)器的接收功能模塊之中。
根據(jù)本發(fā)明的一個方面，提供了一種電流控制CMOS(C3MOS)寬帶數(shù)據(jù)放大器電路，所述電路包括第一差分晶體管，所述晶體管包括源極、柵極和漏極；第二差分晶體管，所述晶體管包括源極、柵極和漏極；電流源，其與第一差分晶體管的源極和第二差分晶體管的源極相耦合；第一輸出阻抗，其包括第一輸出電阻和與之串連的第一并聯(lián)峰化電感，因此第一輸出電阻耦合在第一差分晶體管的漏極和第一并聯(lián)峰化電感之間，第一并聯(lián)峰化電感耦合在第一輸出電阻和電源電壓之間；第二輸出阻抗，其包括第二輸出電阻和與之串連的第二并聯(lián)峰化電感，因此第二輸出電阻耦合在第二差分晶體管的漏極和第二并聯(lián)峰化電感之間，第二并聯(lián)峰化電感耦合在第二輸出電阻和電源電壓之間；第一電容，其耦合于第一差分晶體管的漏極和第二差分晶體管的柵極之間；第二電容，其耦合于第二差分晶體管的漏極和第一差分晶體管的柵極之間；至少一個電阻串連聯(lián)接于第一差分晶體管的柵極和第二差分晶體管的柵極之間；第一串連電感，其耦合于C3MOS寬帶數(shù)據(jù)放大器電路的第一差分輸入和第一差分晶體管的柵極之間；以及第二串連電感，其耦合于C3MOS寬帶數(shù)據(jù)放大器電路的第二差分輸入和第二差分晶體管的柵極之間。
優(yōu)選地，所述電流源為電流源晶體管，且所述第一差分晶體管、第二差分晶體管和電流源晶體管包括NMOS(N溝道金屬氧化物半導體)晶體管；或所述第一差分晶體管、第二差分晶體管和電流源晶體管包括PMOS(P溝道金屬氧化物半導體)晶體管。
優(yōu)選地，所述C3MOS寬帶數(shù)據(jù)放大器電路為集成電路的輸入放大集，所述集成電路應用于通信收發(fā)器的接收功能模塊之中。
本發(fā)明的其它特性和優(yōu)點將在下文的具體實施方式
中結合附圖進行說明。

圖1是現(xiàn)有技術中硅片與封裝和/或電路板之間的接口阻抗錯配的示例的示意圖。
圖2是電流控制CMOS(C3MOS)寬帶數(shù)據(jù)放大器電路的實施例示意圖。
圖3是用于擴展帶寬和減小硅片與封裝和/或電路板之間接口的反射的C3MOS寬帶輸入數(shù)據(jù)放大器電路的實施例示意圖。
圖4是可在已經(jīng)構造的C3MOS寬帶輸入數(shù)據(jù)放大器電路中使用的幾種輸入阻抗實施例的示意圖。
圖5是可在已經(jīng)構造的C3MOS寬帶輸入數(shù)據(jù)放大器電路中使用的幾種差分終端阻抗實施例的示意圖。
圖6是可在已經(jīng)構造的C3MOS寬帶輸入數(shù)據(jù)放大器電路中使用的幾種輸出阻抗實施例的示意圖。
圖7是用于擴展帶寬和減小硅片與封裝和/或電路板之間接口的反射的C3MOS寬帶輸入數(shù)據(jù)放大器電路的另一個實施例的示意圖。
圖8A是根據(jù)圖2所示的C3MOS寬帶數(shù)據(jù)放大器電路、由集總元件表示的單端配置中、硅片與封裝和/或電路板之間的接口處的阻抗匹配的實施例示意圖。
圖8B是根據(jù)已經(jīng)構建的C3MOS寬帶輸入數(shù)據(jù)放大器電路、由集總元件表示的單端配置中、硅片與封裝和/或電路板之間的接口處的阻抗匹配的實施例示意圖。
圖9是根據(jù)已經(jīng)構建的C3MOS寬帶輸入數(shù)據(jù)放大器電路、由集總元件表示的差模配置中、硅片與封裝和/或電路板之間的接口處的阻抗匹配的實施例示意圖。
圖10是應用于與通信網(wǎng)絡可通信地連接的通信收發(fā)器中的一個或多個C3MOS寬帶輸入數(shù)據(jù)放大器電路的實施例示意圖。
具體實施例方式
本發(fā)明的實施例涉及應用于硅互補金屬氧化物半導體(CMOS)加工技術的超高速邏輯電路。在此區(qū)分術語“CMOS加工技術”和“CMOS邏輯”。在此所用到的CMOS加工技術一般是指各種成熟的CMOS制造過程，其在硅基片上構造帶有柵極引出線的場效應晶體管，所述柵極引出線通常由多晶硅材料置于絕緣材料如二氧化硅上制成。另一方面，CMOS邏輯是指用互補CMOS晶體管(N溝道和P溝道)構成各種邏輯門和更復雜的邏輯電路，其中消耗的靜態(tài)電流為零。本發(fā)明的各實施例使用電流控制機制開發(fā)了一系列速度非常快的電流控制CMOS(C3MOS或C3MOSTM)邏輯，其可以用各種傳統(tǒng)的CMOS加工技術制造，但是不會像傳統(tǒng)的CMOS邏輯那樣消耗靜態(tài)電流。C3MOS邏輯或電流控制金屬氧化物半導體場效應管(MOSFET)邏輯在這里可以互換使用。
各種C3MOS電路技術在美國專利申請?zhí)枮?9/484,856、現(xiàn)美國專利號為6,424,194 B1、發(fā)明人為A.Hairapetian的名為“電流控制的CMOS邏輯族(Current Controlled CMOS Logic Family)”的專利中有更為詳細的描述，為上述目的所述文獻的全文作為參考包含于此。
其它的技術也被開發(fā)出來以增加CMOS電路的增益帶寬積。例如，并聯(lián)峰化即是一種能夠改善增益帶寬乘積的方法。并聯(lián)峰化涉及在輸出電阻上串連電感以擴展電路的帶寬。這種結合有C3MOS電路的感應寬頻技術在美國專利申請?zhí)枮?9/610,905、現(xiàn)美國專利號為6,340,899 B1、發(fā)明人為M.Green的名為“電感性帶寬增加的電流控制CMOS電路(Current-Controlled CMOS Circuits with InductiveBroadbanding)”的專利文獻中有更為詳細的描述，為上述目的所述文獻的全文作為參考包含于此。
但是，通過所述感應峰化所帶來的增益帶寬積的擴展的極限大約為1.5倍，并且所需的電感器通常較大，這將在集成電路上占據(jù)很大空間。在寬帶數(shù)據(jù)通信中，可用數(shù)據(jù)頻率范圍從幾kHz(千赫茲)開始，一直延伸到幾GHz(吉赫茲)。需要寬帶放大器來處理這樣的寬數(shù)據(jù)頻譜。這與無線領域不同，無線通信只在非常窄的頻帶內(nèi)進行通信，可以用帶有電感和電容的調(diào)諧放大器實現(xiàn)。但是，寬帶數(shù)據(jù)放大器需要在很寬的頻帶上有相對恒定或平穩(wěn)的頻率響應。
一般來說，在設計寬帶放大器時，在增益和帶寬之間要做以取舍。對于相同的拓撲結構，增益和帶寬的乘積通常為一常量。但是，通過使用特殊的技術，在保持相同的增益水平的同時可以擴展帶寬。一種傳統(tǒng)的方法是在制造寬帶數(shù)據(jù)放大器所應用的集成電路時使用更快的加工工藝，如GaAs或InP。但是這些工藝一般成本較高，且不像標準CMOS加工那樣使用廣泛。
在美國專利申請?zhí)枮?0/028,806、現(xiàn)美國專利號6,624,699 B2、發(fā)明人為名為Guangming Yin和Jun Cao的名為“電流控制的CMOS寬帶數(shù)據(jù)放大器電路(Current-controlled CMOS wideband dataamplifier circuit)”的專利文獻中，串聯(lián)電感對(L1和L2)連接到輸入晶體管的柵極、輸入焊盤201和202、以及50歐姆的終端負載之間。
圖2是電流控制CMOS(C3MOS)寬帶數(shù)據(jù)放大器電路200的輸入串連電感(L1和L2)在高頻時與差分晶體管對的輸入處的電容產(chǎn)生共振從而擴展了放大器的帶寬。另外，在高頻時，電感(L1和L2)如同阻塞在終端電阻(圖中兩個串連的50歐姆電阻)和電容之間的高值阻抗，因而會改善芯片的輸入反射。
如果需要，可以提供低阻抗路徑以生成交流(AC)“地”，從而改善共模反射。可以在終端電阻(也就是，兩個串連的50歐姆電阻)的公共節(jié)點和“地”之間連接相對較大的電容(C0)。
圖3是用于擴展帶寬和減小硅片與封裝和/或電路板之間接口的反射的C3MOS寬帶輸入數(shù)據(jù)放大器電路310的實施例示意圖。
這里公開了一種能在封裝和/或電路板一側(cè)與硅片一側(cè)之間獲得更好的阻抗匹配的新方法。盡管為了減小尺寸和能量消耗，許多新的設計都不斷試圖使用更小的跡線和元件，但是當阻抗匹配不好(甚或根本沒有阻抗匹配)時，在接口處將會出現(xiàn)非常嚴重的反射。
C3MOS寬帶輸入數(shù)據(jù)放大器電路310是封裝和/或一側(cè)的電路板與另一側(cè)的硅片之間的接口處的第一個輸入級。兩個不同接合區(qū)(如301和302所示)可通信地連接到提供不同的輸入信號(INP和INN)的C3MOS寬帶輸入數(shù)據(jù)放大器電路310。輸入匹配阻抗網(wǎng)絡320位于C3MOS寬帶輸入數(shù)據(jù)放大器電路310的輸入和寬帶差分晶體管對330之間。一般來說，輸入匹配阻抗網(wǎng)絡320包括兩個分開的、串連耦合于差分輸入信號的兩條通路的輸入阻抗(如321何322所示)、和一個可通信地耦合于不同差分輸入信號的兩條通路之間的差分終端阻抗324。所述差分終端阻抗324位于輸入阻抗321和322之后。輸入匹配阻抗網(wǎng)絡320的差分輸出信號作為寬帶差分晶體管對330的輸入。
在C3MOS寬帶輸入數(shù)據(jù)放大器電路310中，兩個分開的輸出阻抗(如331和332所示)耦合于寬帶差分晶體管對330和電源電壓340之間。電源電壓340可以僅是C3MOS寬帶輸入數(shù)據(jù)放大器電路310之中的節(jié)點，它接收電源的電壓并將之引入C3MOS寬帶輸入數(shù)據(jù)放大器電路310。之后寬帶差分晶體管對330的差分輸出信號(也是C3MOS寬帶輸入數(shù)據(jù)放大器電路310的差分輸出信號)與同一集成電路的一個或多個其它模塊350可通信地耦合或通過適當?shù)募呻娐愤B接到一個或多個其它的集成電路、電路板、模塊和/或設備。
為匹配封裝和/或電路板的阻抗，設計者要在很大的范圍內(nèi)對輸入匹配阻抗網(wǎng)絡320的各個部分進行選擇；對輸入匹配阻抗網(wǎng)絡320的每個子部分(也就是，輸入阻抗321和322以及差分終端阻抗324)進行選擇時情況也是如此。類似地，設計者要在很大的范圍內(nèi)對輸出阻抗331和332的單個部分進行選擇。這些不同模塊可能用到的一些例如，注意到可通過將輸入阻抗321和322(例如，在很多實施例中，二者一般為感性阻抗)用包括一個或多個電感、電阻和電容的電感性網(wǎng)絡替代來進一步改進C3MOS寬帶輸入數(shù)據(jù)放大器電路310。設計的核心思想是使用更多的元件(也就是，適當?shù)臄?shù)量和元件的組合)來對向電路板或封裝一側(cè)看去的阻抗在較寬的頻率范圍內(nèi)進行更精確的匹配，同時構造一個共振電路以在高頻時產(chǎn)生峰化從而擴展電路的帶寬。在這種情況下，匹配阻抗網(wǎng)絡320(例如，其很多時候為很大的電感性的網(wǎng)絡)的輸入阻抗321和322中的總串連電阻必須很小，以便在低頻時仍具有良好的阻抗匹配并且可以生成有效的峰化來擴展帶寬。
圖4是可在已經(jīng)構造的C3MOS寬帶輸入數(shù)據(jù)放大器電路中使用的幾種輸入阻抗實施例400的示意圖。如上文所述，圖3中輸入阻抗321和322可以用不同的方法進行設計。輸入阻抗401僅包括串連聯(lián)接的電感。輸入阻抗402包括串連聯(lián)接的電感，兩個單獨的分流電容分別位于所述串連聯(lián)接的電感兩端。輸入阻抗403包括兩個串連聯(lián)接的電感，三個單獨的分流電容分別位于所述兩個串連聯(lián)接的電感生成的節(jié)點處。一般來說，選擇的任意數(shù)量的串連聯(lián)接的電感以及分流電容如輸入阻抗404所示，其包括多個串連聯(lián)接的電感，多個分流電容分別位于所述多個串連聯(lián)接的電感產(chǎn)生的節(jié)點處。多數(shù)情況下，為了匹配向封裝和/或電路板方向看去和向硅片方向看去的阻抗，最好使輸入呈更高的電感性。
圖5是可在已經(jīng)構造的C3MOS寬帶輸入數(shù)據(jù)放大器電路中使用的幾種差分終端阻抗實施例500的示意圖。如上文所述，圖3中的差分終端阻抗324可以用不同的方法設計。差分終端阻抗551僅包括串連聯(lián)接的電阻。差分終端阻抗552包括串連聯(lián)接的電阻，兩個單獨的分流電容分別位于所述串連聯(lián)接的電阻兩端。
差分終端阻抗553包括兩個50歐姆的串連聯(lián)接的電阻；這些特定阻值(如50歐姆)的選擇是為了與封裝和/或電路板一側(cè)接口的焊盤和相應的焊線接口的特征阻抗相匹配。此外，如上文的另一個實施例所述，為改善共模反射，可以提供低阻抗通路以生成交流“地”?？梢栽趦蓚€串連的50歐姆電阻的公共節(jié)點和“地”之間連接相對較大的電容或其它適當選擇的低阻抗組合。
圖6是可在已經(jīng)構造的C3MOS寬帶輸入數(shù)據(jù)放大器電路中使用的幾種輸出阻抗實施例600的示意圖。如上文所述，圖3中的輸出阻抗331和332可以用不同的方法設計。輸出阻抗601包括按照一種順序串連聯(lián)接的電阻和電感，輸出阻抗602同樣包括串連聯(lián)接的電阻和電感，只是順序相反。輸出阻抗603包括串連聯(lián)接的電阻和電感，其順序與輸出阻抗601相同，且在串連聯(lián)接的電阻和電感之間的節(jié)點處連接分流電容。
對圖4、圖5和圖6中所描述的每一個實施例而言，要注意的是，這些可能的實施例并不是窮盡的，而僅僅是對較廣范圍的示例性說明，設計者在該范圍內(nèi)保證在一側(cè)的硅片與另一側(cè)的封裝和/或電路板之間的接口有恰當?shù)淖杩蛊ヅ洹?br> 圖7是用于擴展帶寬和減小硅片與封裝和/或電路板之間接口的反射的C3MOS寬帶輸入數(shù)據(jù)放大器電路的另一個實施例700的示意圖。
電流源晶體管被偏置電壓所偏置，這樣恒定的電流從電流源晶體管的漏極流向源極。兩個單獨的差分晶體管構成寬帶差分晶體管對。第一差分晶體管的柵極連接于第一串連峰化電感L1的反向端，而同向差分輸入信號INP耦合于第一串連峰化電感L1的同向端。類似地，第二差分晶體管的柵極連接于第二串連峰化電感L2的反向端，而反向差分輸入信號INN耦合于第二串連峰化電感L2的同向端。此外，兩個串連聯(lián)接的50歐姆的終端電阻連接于第一差分晶體管的柵極和第二差分晶體管的柵極之間。
如上文的其它實施例所述，為改善共模反射，可以提供低阻抗通路以生成交流“地”?？梢栽诮K端電阻(即兩個串連的50歐姆電阻)的公共節(jié)點和“地”之間連接相對較大的電容(C0)。
假設第一和第二差分晶體管是相同的，則第一和第二串連峰化電感L1和L2具有相同的電感值。第一輸出電阻R3的反向端連接到第一差分晶體管的漏極，其同向端連接到第一并聯(lián)峰化電感L3的反向端。第二輸出電阻R4的反向端連接到第二差分晶體管的漏極，其同向端連接到第二并聯(lián)峰化電感L4的反向端。第一和第二并聯(lián)峰化電感L3和L4的同向端連接到正向電源電壓(如Vcc所示)。第一和第二輸出電阻R3和R4最好具有相同的阻值R，第一和第二并聯(lián)峰化電感L3和L4最好具有相同的電感值。第一電容C1(也被稱為第一密勒效應消除電容C1)的同向端與第二差分晶體管的漏極耦合，其反向端與第一差分晶體管的柵極耦合。第二電容C2(也被稱為第二密勒效應消除電容C2)的同向端與第一差分晶體管的漏極耦合，其反向端與第二差分晶體管的柵極耦合。第一輸出信號OUTP取自第二差分晶體管的漏極，第二輸出信號OUTN取自第一差分晶體管的漏極。
回到圖1，為了與向封裝和電路板110方向看去的阻抗和向硅片120方向看去的阻抗相匹配，最好使輸入呈現(xiàn)更多的電感性。但是，設計者仍然希望使用連接到柵極的電感(L1和L2)帶來的帶寬擴展。因此，一種新的芯片輸入端處的寬帶數(shù)據(jù)放大器以及輸入接合區(qū)(如701和702所示)和兩個串連聯(lián)接的50歐姆終端電阻(其連接于與寬帶差分晶體管對的第一差分晶體管和第二差分晶體管的柵極相連接的差分輸入信號之間)可以如圖7所示進行設計。在新的設計中，輸入電感(L1和L2)仍舊與和輸入有關的電容共振并在頻率相應的高頻段生成峰值。這有助于擴展數(shù)據(jù)放大器的帶寬。另一方面，輸入電感使得輸入阻抗的感性增強，從而能跟封裝或電路板更好地匹配。這將有助于減少硅片與封裝和/或電路板之間接口的反射。
圖8A是根據(jù)圖2所示的C3MOS寬帶數(shù)據(jù)放大器電路、由集總元件表示的單端配置中、硅片820與封裝和/或電路板之間的接口處的阻抗匹配的實施例801的示意圖。
圖8B是根據(jù)已經(jīng)構建的C3MOS寬帶輸入數(shù)據(jù)放大器電路、由集總元件表示的單端配置中、硅片與封裝和/或電路板之間的接口處的阻抗匹配的實施例802的示意圖。
本發(fā)明的新穎性的優(yōu)點將對照圖8A和圖8B進一步說明。圖8A對應于圖2的C3MOS寬帶數(shù)據(jù)放大器電路，圖8B對應具有設計好的更好匹配阻抗的C3MOS寬帶數(shù)據(jù)放大器電路。這些圖中的硅片與封裝和/或電路板間的接口的阻抗匹配單端配置表示，該單端配置由電路的集總元件表示。
將圖8A和圖8B進行對比，顯然的，根據(jù)本發(fā)明實施例所設計的電路為應用于共模反射的單端配置提供了好得多的阻抗匹配。
對于差模情況，根據(jù)本發(fā)明實施例所設計的電路同樣通過對向硅片方向看去的阻抗與向電路板/封裝方向看去的阻抗進行匹配、而減小了輸入反射，如圖9所示。
為了不降低在非常低的頻率時的反射，輸入阻抗(例如，其包括一個或多個串連聯(lián)接的電感)應該具有相對較小的串連寄生電阻。換言之，此處使用的任何電感都應具有足夠高的品質(zhì)因子。這同樣有助于更有效地擴展帶寬，因為如果品質(zhì)因子過低，C3MOS寬帶數(shù)據(jù)放大器電路頻率響應的共振峰值就會過小以至于無法影響整個帶寬。
圖9是根據(jù)已經(jīng)構建的C3MOS寬帶輸入數(shù)據(jù)放大器電路、由集總元件表示的差模配置中、硅片與封裝和/或電路板之間的接口處的阻抗匹配的實施例900的示意圖。
圖10是應用于與通信網(wǎng)絡可通信地連接的通信收發(fā)器中的一個或多個C3MOS寬帶輸入數(shù)據(jù)放大器電路的實施例1000的示意圖。
圖中的通信收發(fā)器1010可以應用于各種通信系統(tǒng)中的任意一種。例如，通信收發(fā)器1010可以與以太網(wǎng)1099耦合并與之通信。這樣的以太網(wǎng)1099可以以光纖網(wǎng)形式實現(xiàn)；一般說來，以太網(wǎng)1099可以以有線網(wǎng)絡或包括有線和無線元件的混合網(wǎng)絡形式實現(xiàn)。根據(jù)需求，通信收發(fā)器1010可以用于與各種類型的通信系統(tǒng)實現(xiàn)雙向通信。此外，在某些實施例中，通信收發(fā)器1010可作為單個集成電路來實現(xiàn)。選擇性地，通信收發(fā)器1010的各種元件及其包含的功能模塊同樣可以使用單獨的集成電路實現(xiàn)，這些集成電路集成在一起構成了一個更大的模塊或設備，所述模塊或設備構成了通信收發(fā)器1010。
考察通信收發(fā)器1010的雙向容量，可以看到存在上行流量和下行流量。從另一個角度看，存在著進入通信收發(fā)器1010的輸入流量和流出通信收發(fā)器1010的輸出流量。通信收發(fā)器1010中的輸出流量可能來自一個或多個位于通信收發(fā)器1010之內(nèi)或之外的其它模塊(如參考標號1029所示)；所述流量通向發(fā)送器1020。所述發(fā)送器1020可能只是通信收發(fā)器1010中的功能模塊(即當通信收發(fā)器1010由單個集成電路實現(xiàn)時)。選擇性地，所述發(fā)送器1020自身是獨特的集成電路，是構成通信收發(fā)器1010的眾多集成電路中的一部分。類似地，進入通信收發(fā)器1010的輸入流量來自通信收發(fā)器1010與之耦合并通信的特定網(wǎng)絡。進入通信收發(fā)器1010的輸入流量通過接收器1030的原始處理元件后被送至通信收發(fā)器1010之內(nèi)或之外的一個或多個其它模塊(如參考標號1039所示)。與發(fā)送器1020類似，接收器1030可能只是通信收發(fā)器1010中的功能模塊(即當通信收發(fā)器1010由單個集成電路實現(xiàn)時)。選擇性地，所述接收器1030自身是單獨的集成電路，是構成通信收發(fā)器1010的眾多集成電路中的一部分。
在通信收發(fā)器1010的每條路徑(輸入和輸出)中使用多個放大和/或緩沖級是常用的做法。例如，圖中發(fā)送器1020和接收器1030均包含多個所述的“級”。特別地，如圖所示，發(fā)送器1020有級1021、級1022、級1023、……、和級1024；接收器1030有級1031、級1032、級1033、……、和級1034。這些級中的任何一級都可以根據(jù)已經(jīng)構建的C3MOS寬帶輸入數(shù)據(jù)放大器電路實現(xiàn)。
但是，尤其令人感興趣的是接收器1030的級1034(它是通信收發(fā)器1010的輸入級)，因為是通信收發(fā)器1010的硅片和與通信收發(fā)器1010可通信地耦合聯(lián)接的封裝和/或電路板之間的接口，因此該級通常需要進行恰當?shù)淖杩蛊ヅ?。例如，如果沒有恰當?shù)淖杩蛊ヅ?，?034所在的接口將會產(chǎn)生不希望的有害反射。
盡管已經(jīng)提到，C3MOS寬帶輸入數(shù)據(jù)放大器電路的實施例可以應用于通信收發(fā)器1010中的發(fā)送器1020和接收器1030的任何一級，但是主要的興趣在于在通信收發(fā)器1010的接收器1030的級1034應用所述C3MOS寬帶輸入數(shù)據(jù)放大器電路，以保證恰當?shù)淖杩蛊ヅ?。如上文所述，為保證接口處適當?shù)淖杩蛊ヅ鋸亩鴾p少(如果無法徹底消除的話)任何不希望和有害的反射，設計者在為C3MOS寬帶輸入數(shù)據(jù)放大器電路(包括使用電感、電容和/或電阻)設計輸入阻抗匹配網(wǎng)絡時要涉及很大的范圍。
另外要指出的是，本發(fā)明的某些方面同時包括在不具備發(fā)送器功能的通信接收器設備。C3MOS寬帶輸入數(shù)據(jù)放大器電路的這些實施例也可包含在所述接收器設備中，而并不超出本發(fā)明的范圍和實質(zhì)。
通過上述本發(fā)明的具體實施方式
和附圖的描述，其它修改和變動將是顯而易見的。同樣顯而易見的是，可作出其它修改和變動，而不會超出本發(fā)明的范圍和實質(zhì)。
相關專利/專利申請的交叉引用優(yōu)先權聲明依據(jù)U.S.C.§119(e)，本專利申請要求下述美國臨時專利申請的優(yōu)先權，并將之作為參考全文引用于此且作為本美國專利申請的一部分1、美國臨時申請?zhí)?0/703,908名為“用于減小差模和共模反射的電流控制CMOS(C3MOS)寬帶輸入數(shù)據(jù)放大器(Current-controlledCMOS(C3MOS)wideband input data amplifier for reduced differentialand common-mode reflection)”，(代理所案號BP4824)申請日2005年7月29日(07/29/2005)，星期五，未授權。
作為參考交叉引用的相關專利申請下述美國專利申請將在本申請中作為參考全文引用，并作為本專利申請的一部分
1、美國專利申請?zhí)?9/484,856名為“電流控制CMOS邏輯族(Current-controlled CMOS logic family)”，(代理所案號BP1645)申請日2000年1月18日(01/18/2000)，現(xiàn)美國專利號6,424,194 B1，
公開日2002年7月23日(07/23/2002)。
2、美國專利申請?zhí)?9/610,905名為“帶有感性帶寬擴展的電流控制的CMOS電路(Current-controlled CMOS circuits with inductivebroadbanding)”，(代理所案號BP1652)申請日2000年7月6日(07/06/2000)，現(xiàn)美國專利號6,340,899 B1，
公開日2002年1月22日(01/22/2002)。
3、美國專利申請?zhí)?0/028,806名為“電流控制的CMOS寬帶數(shù)據(jù)放大器電路(Current-controlled CMOS wideband data amplifiercircuits)”，(代理所案號BP1817)申請日2001年10月25日(10/25/2001)，現(xiàn)美國專利號6,624,699 B2，
公開日2003年9月23日(09/23/2003)。
權利要求
1.一種電流控制硅互補金屬氧化物半導體寬帶數(shù)據(jù)放大器電路，其特征在于，所述電路包括第一差分晶體管，所述晶體管包括源極、柵極和漏極；第二差分晶體管，所述晶體管包括[源極、柵極和漏極；電流源，其與第一差分晶體管的源極和第二差分晶體管的源極相耦合；第一輸出阻抗，其包括第一輸出電阻和與之串連的第一并聯(lián)峰化電感，所述第一輸出阻抗耦合在第一差分晶體管的漏極和電源電壓之間；第二輸出阻抗，其包括第二輸出電阻和與之串連的第二并聯(lián)峰化電感，所述第二輸出阻抗耦合在第二差分晶體管的漏極和電源電壓之間；差分終端阻抗，其耦合于第一差分晶體管的柵極和第二差分晶體管的柵極之間；第一輸入阻抗，其耦合于所述硅互補金屬氧化物半導體寬帶數(shù)據(jù)放大器電路的第一差分輸入和第一差分晶體管的柵極之間；以及第二輸入阻抗，其耦合于所述硅互補金屬氧化物半導體寬帶數(shù)據(jù)放大器電路的第二差分輸入和第二差分晶體管的柵極之間。
2.根據(jù)權利要求1所述的電路，其特征在于，所述差分終端阻抗包括串連聯(lián)接的第一電阻和第二電阻。
3.根據(jù)權利要求1所述的電路，其特征在于，所述第一輸入阻抗包括第一串連電感；所述第二輸入阻抗包括第二串連電感。
4.根據(jù)權利要求1所述的電路，其特征在于，所述第一輸入阻抗包括第一組多個串連電感；所述第二輸入阻抗包括第二組多個串連電感。
5.根據(jù)權利要求1所述的電路，其特征在于，所述第一輸入阻抗包括第一串連電感和第一分流電容；所述第二輸入阻抗包括第二串連電感和第二分流電容。
6.一種電流控制硅互補金屬氧化物半導體寬帶數(shù)據(jù)放大器電路，其特征在于，所述電路包括第一差分輸入；第二差分輸入；寬帶差分晶體管對，其包括第三差分輸入和第四差分輸入；輸入阻抗匹配網(wǎng)絡，其與硅互補金屬氧化物半導體寬帶數(shù)據(jù)放大器電路的第一差分輸入、硅互補金屬氧化物半導體寬帶數(shù)據(jù)放大器電路的第二差分輸入、寬帶差分晶體管對的第三差分輸入、寬帶差分晶體管對的第四差分輸入相耦合，其中所述輸入阻抗匹配網(wǎng)絡包括差分終端阻抗，其耦合于寬帶差分晶體管對的第三差分輸入和寬帶差分晶體管對的第四差分輸入之間；第一輸入阻抗，其耦合于硅互補金屬氧化物半導體寬帶數(shù)據(jù)放大器電路的第一差分輸入和寬帶差分晶體管對的第三差分輸入之間；和第二輸入阻抗，其耦合于硅互補金屬氧化物半導體寬帶數(shù)據(jù)放大器電路的第二差分輸入和寬帶差分晶體管對的第四差分輸入之間。
7.根據(jù)權利要求6所述的電路，其特征在于，所述寬帶差分晶體管對包括第一差分晶體管，所述晶體管包括源極、柵極和漏極；第二差分晶體管，所述晶體管包括源極、柵極和漏極；電流源，其與第一差分晶體管的源極和第二差分晶體管的源極相耦合；第一輸出阻抗，其包括第一輸出電阻和與之串連的第一并聯(lián)峰化電感，所述第一輸出阻抗耦合在第一差分晶體管的漏極和電源電壓之間；第二輸出阻抗，其包括第二輸出電阻和與之串連的第二并聯(lián)峰化電感，所述第二輸出阻抗耦合在第二差分晶體管的漏極和電源電壓之間；第一電容，其耦合于第一差分晶體管的漏極和第二差分晶體管的柵極之間；以及第二電容，其耦合于第二差分晶體管的漏極和第一差分晶體管的柵極之間；其中寬帶差分晶體管對的第三差分輸入包括第一差分晶體管的柵極；且寬帶差分晶體管對的第四差分輸入包括第二差分晶體管的柵極。
8.根據(jù)權利要求6所述的電路，其特征在于，所述差分終端阻抗包括串連聯(lián)接的第一電阻和第二電阻；所述第一輸入阻抗包括第一串連電感；所述第二輸入阻抗包括第二串連電感。
9.一種電流控制硅互補金屬氧化物半導體寬帶數(shù)據(jù)放大器電路，其特征在于，所述電路包括第一差分晶體管，所述晶體管包括源極、柵極和漏極；第二差分晶體管，所述晶體管包括源極、柵極和漏極；電流源，其與第一差分晶體管的源極和第二差分晶體管的源極相耦合；第一輸出阻抗，其包括第一輸出電阻和與之串連的第一并聯(lián)峰化電感，其中第一輸出電阻耦合在第一差分晶體管的漏極和第一并聯(lián)峰化電感之間，第一并聯(lián)峰化電感耦合在第一輸出電阻和電源電壓之間；第二輸出阻抗，其包括第二輸出電阻和與之串連的第二并聯(lián)峰化電感，其中第二輸出電阻耦合在第二差分晶體管的漏極和第二并聯(lián)峰化電感之間，第二并聯(lián)峰化電感耦合在第二輸出電阻和電源電壓之間；第一電容，其耦合于第一差分晶體管的漏極和第二差分晶體管的柵極之間；第二電容，其耦合于第二差分晶體管的漏極和第一差分晶體管的柵極之間；至少一個電阻串連聯(lián)接于第一差分晶體管的柵極和第二差分晶體管的柵極之間；第一串連電感，其耦合于硅互補金屬氧化物半導體寬帶數(shù)據(jù)放大器電路的第一差分輸入和第一差分晶體管的柵極之間；以及第二串連電感，其耦合于硅互補金屬氧化物半導體寬帶數(shù)據(jù)放大器電路的第二差分輸入和第二差分晶體管的柵極之間。
10.根據(jù)權利要求9所述的電路，其特征在于，所述電流源為電流源晶體管，且所述第一差分晶體管、第二差分晶體管和電流源晶體管包括N溝道金屬氧化物半導體晶體管；或所述第一差分晶體管、第二差分晶體管和電流源晶體管包括P溝道金屬氧化物半導體晶體管。
全文摘要
本發(fā)明涉及一種用于減小差分和共模反射的電流控制CMOS(C3MOS)寬帶輸入數(shù)據(jù)放大器。本發(fā)明公開了一種新的解決方案，通過該方案可以在接口處獲得更好的阻抗匹配和擴展帶寬、以提高高頻增益，所述接口是應用于通信設備之中的硅片與封裝和/或電路板之間的接口。恰當選擇的阻抗使差分和共模阻抗顯著較小，同時增加較高頻段的增益。所述新的解決方案可以在使用相對較小的跡線和元件的同時避免使用小的跡線和元件時的反射增強的不良影響。通過允許使用這些小的跡線和元件，在提供良好的反射和頻率相應特性的同時，能量消耗和整個設備尺寸也將顯著減小。
文檔編號H03F1/48GK1917363SQ20061010906
公開日2007年2月21日 申請日期2006年7月25日 優(yōu)先權日2005年7月29日
發(fā)明者曹軍 申請人:美國博通公司