專利名稱：具有低時(shí)鐘頻率的時(shí)鐘數(shù)據(jù)恢復(fù)裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及時(shí)鐘和數(shù)據(jù)恢復(fù)，更具體地說(shuō)，涉及使用低于輸入數(shù)據(jù)速率的時(shí)鐘頻率的時(shí)鐘和數(shù)據(jù)恢復(fù)的裝置及方法。
背景技術(shù)：
時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)電路生成與輸入數(shù)據(jù)信號(hào)同步的時(shí)鐘信號(hào)，以便利用該時(shí)鐘信號(hào)恢復(fù)數(shù)據(jù)。在美國(guó)專利申請(qǐng)公開文件No.2004-240599中公開了這樣一種CDR電路。該CDR電路被廣泛用于局域網(wǎng)(LAN)、有線或無(wú)線通信、光通信、硬盤驅(qū)動(dòng)等。
CDR電路是一種鎖相環(huán)(PLL)，一般包括相位檢測(cè)器、電荷泵(chargepump)、低通濾波器(LPF)和壓控振蕩器(VCO)。相位檢測(cè)器通過(guò)檢測(cè)輸入數(shù)據(jù)信號(hào)與VCO生成的時(shí)鐘信號(hào)之間的相位差來(lái)生成誤差信號(hào)。電荷泵基于該誤差信號(hào)生成電壓控制信號(hào)。電壓控制信號(hào)確定由VCO生成的時(shí)鐘信號(hào)的時(shí)鐘頻率。
當(dāng)電壓控制信號(hào)增加時(shí)，時(shí)鐘頻率也增加，當(dāng)電壓控制信號(hào)降低時(shí)，時(shí)鐘頻率也降低。CDR隨著時(shí)間降低輸入數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)之間的相位差，直到當(dāng)時(shí)鐘頻率基本上與輸入數(shù)據(jù)信號(hào)的頻率相等時(shí)達(dá)到同步。這種同步被期望用于從輸入數(shù)據(jù)信號(hào)恢復(fù)有效數(shù)據(jù)。
在傳統(tǒng)的CDR電路中，隨著輸入數(shù)據(jù)信號(hào)的頻率增加，時(shí)鐘信號(hào)頻率也應(yīng)當(dāng)增加。但是，設(shè)計(jì)VCO以生成具有基本上較高的時(shí)鐘頻率的時(shí)鐘信號(hào)是困難的，并且對(duì)于這種較高的時(shí)鐘頻率，CDR電路的功耗也會(huì)增加。
作為對(duì)這些問(wèn)題的一個(gè)解決方案，在美國(guó)專利申請(qǐng)公開文件No.2004-240599中公開了一種CDR電路，其使用的時(shí)鐘信號(hào)的頻率為輸入數(shù)據(jù)信號(hào)頻率的一半。在美國(guó)專利申請(qǐng)公開文件No.2004-155687中公開了另一種CDR電路，其使用的時(shí)鐘信號(hào)的頻率為輸入數(shù)據(jù)信號(hào)頻率的四分之一。
例如，圖1是美國(guó)專利申請(qǐng)公開文件No.2004-155687中公開的傳統(tǒng)CDR電路的方框圖。圖2是圖1的CDR電路工作期間的信號(hào)的時(shí)序圖。
參照?qǐng)D1和2，CDR電路包括相位檢測(cè)器14、V/I(電壓/電流)轉(zhuǎn)換器16、低通濾波器18和壓控振蕩器12。時(shí)鐘信號(hào)CK0、CK45、CK90和CK135的周期為輸入數(shù)據(jù)信號(hào)DIN的周期的四倍。輸入數(shù)據(jù)信號(hào)DIN在時(shí)鐘信號(hào)每次轉(zhuǎn)換(transition)時(shí)被采樣。
在現(xiàn)有技術(shù)中，由于使用來(lái)自VCO的時(shí)鐘信號(hào)的轉(zhuǎn)換來(lái)對(duì)輸入數(shù)據(jù)信號(hào)DIN進(jìn)行采樣，因此要形成其頻率最低為輸入數(shù)據(jù)信號(hào)頻率的四分之一的時(shí)鐘信號(hào)。但是，由于數(shù)據(jù)速率隨著技術(shù)的進(jìn)步而增加，可能期望進(jìn)一步降低時(shí)鐘頻率。

發(fā)明內(nèi)容
因此，本發(fā)明對(duì)來(lái)自VCO的原始時(shí)鐘信號(hào)進(jìn)行進(jìn)一步處理，以生成用于對(duì)輸入數(shù)據(jù)信號(hào)采樣的采樣時(shí)鐘信號(hào)，從而可以生成其頻率為輸入數(shù)據(jù)信號(hào)頻率的1/8的原始時(shí)鐘信號(hào)。
對(duì)于根據(jù)本發(fā)明一個(gè)方面的時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)，壓控振蕩器(VCO)生成相移的原始時(shí)鐘信號(hào)，每個(gè)時(shí)鐘信號(hào)具有略低于輸入數(shù)據(jù)信號(hào)頻率的時(shí)鐘頻率。時(shí)鐘處理器從原始時(shí)鐘信號(hào)生成相移的采樣時(shí)鐘信號(hào)，每個(gè)采樣時(shí)鐘信號(hào)的相應(yīng)脈沖具有的脈沖寬度為輸入數(shù)據(jù)信號(hào)的周期。
此外，采樣電路在采樣時(shí)鐘信號(hào)的轉(zhuǎn)換處對(duì)輸入數(shù)據(jù)信號(hào)采樣，以生成采樣數(shù)據(jù)信號(hào)。數(shù)據(jù)處理器通過(guò)在采樣時(shí)鐘信號(hào)的脈沖寬度期間比較采樣數(shù)據(jù)信號(hào)來(lái)確定控制信號(hào)。所述控制信號(hào)確定VCO的時(shí)鐘頻率。
在本發(fā)明的一個(gè)示例實(shí)施例中，時(shí)鐘頻率是輸入數(shù)據(jù)信號(hào)頻率的1/8，并且原始時(shí)鐘信號(hào)由彼此之間具有45度相移的四個(gè)時(shí)鐘信號(hào)組成。
在本發(fā)明的再一個(gè)實(shí)施例中，VCO包括差分反相器鏈，每個(gè)差分反相器被控制信號(hào)偏置，并且每個(gè)差分反相器生成相應(yīng)的原始時(shí)鐘信號(hào)。
在本發(fā)明的再一個(gè)實(shí)施例中，時(shí)鐘處理器包括多個(gè)異或門和一個(gè)異或非門。每個(gè)所述門輸入相應(yīng)的具有最小相位差的兩個(gè)原始時(shí)鐘信號(hào)，以生成相應(yīng)的采樣時(shí)鐘信號(hào)。
在本發(fā)明的再一個(gè)實(shí)施例中，另一個(gè)采樣電路在采樣時(shí)鐘信號(hào)的上升轉(zhuǎn)換處對(duì)輸入數(shù)據(jù)信號(hào)采樣，以生成恢復(fù)數(shù)據(jù)信號(hào)。
在本發(fā)明的示例實(shí)施例中，數(shù)據(jù)處理器包括信號(hào)處理器，用于比較兩個(gè)采樣數(shù)據(jù)的組，以生成修正數(shù)據(jù)信號(hào)。此外，誤差信號(hào)生成器從修正數(shù)據(jù)信號(hào)和采樣時(shí)鐘信號(hào)的第一邏輯組合生成誤差信號(hào)。并且，參考信號(hào)生成器從修正數(shù)據(jù)信號(hào)和采樣時(shí)鐘信號(hào)的第二邏輯組合生成參考信號(hào)。
在本發(fā)明的另一個(gè)實(shí)施例中，電荷泵包括第一類開關(guān)，每個(gè)根據(jù)誤差信號(hào)而接通或關(guān)斷，以一起生成充電電流。電荷泵還包括第二類開關(guān)，每個(gè)根據(jù)參考信號(hào)而接通或關(guān)斷，以一起生成放電電流?？刂菩盘?hào)是從充電和放電電流生成的。例如，環(huán)路濾波器具有電容器，該電容器的第一端具有在其上生成的控制信號(hào)。
在本發(fā)明的再一個(gè)實(shí)施例中，在第一采樣時(shí)鐘信號(hào)的第一脈沖期間，通過(guò)在輸入數(shù)據(jù)信號(hào)的半個(gè)周期內(nèi)比較輸入數(shù)據(jù)信號(hào)的第一和第二數(shù)據(jù)比特來(lái)生成誤差信號(hào)。此外，在與所述第一采樣時(shí)鐘信號(hào)相比具有相位延遲的第二采樣時(shí)鐘信號(hào)的第二脈沖期間，通過(guò)在輸入數(shù)據(jù)信號(hào)的整個(gè)周期內(nèi)比較該第一和第二數(shù)據(jù)比特來(lái)生成參考信號(hào)。
通過(guò)這種方式，VCO生成的原始時(shí)鐘信號(hào)具有的時(shí)鐘頻率遠(yuǎn)遠(yuǎn)低于輸入數(shù)據(jù)信號(hào)的頻率。因此，可以容易地以低成本和低功耗實(shí)現(xiàn)VCO。


通過(guò)參照附圖對(duì)本發(fā)明的示例實(shí)施例進(jìn)行具體描述，本發(fā)明的上述和其它特征及優(yōu)點(diǎn)將變得更加明顯，其中，圖1是傳統(tǒng)的時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)電路的方框圖；圖2是圖1的CDR電路工作期間的信號(hào)時(shí)序圖；圖3是根據(jù)本發(fā)明實(shí)施例的具有低時(shí)鐘頻率的CDR裝置的方框圖；圖4是根據(jù)本發(fā)明實(shí)施例的圖3的CDR裝置中VCO的電路圖；圖5是根據(jù)本發(fā)明實(shí)施例的圖3的CDR裝置中的時(shí)鐘處理器的電路圖；圖6是根據(jù)本發(fā)明實(shí)施例的圖3的CDR裝置中的采樣保持電路的電路圖；圖7是根據(jù)本發(fā)明實(shí)施例的圖3的CDR裝置中的數(shù)據(jù)處理器的方框圖；圖8是根據(jù)本發(fā)明實(shí)施例的圖7的數(shù)據(jù)處理器中的信號(hào)處理器的電路圖；圖9是根據(jù)本發(fā)明實(shí)施例的圖7的數(shù)據(jù)處理器中的誤差信號(hào)生成器的電路圖；圖10是根據(jù)本發(fā)明實(shí)施例的圖7的數(shù)據(jù)處理器中的參考信號(hào)生成器的電路圖；
圖11是根據(jù)本發(fā)明實(shí)施例的圖3的CDR裝置中的電荷泵和環(huán)路濾波器的電路圖；以及圖12A和12B是根據(jù)本發(fā)明實(shí)施例的圖3的CDR裝置在工作期間的信號(hào)的時(shí)序圖。
此處所參照的附圖是為了說(shuō)明的清楚而繪制的，因而沒(méi)有必要按比例繪制。在圖1、2、3、4、5、6、7、8、9、10、11、12A和12B中，具有相同附圖標(biāo)記的元件表示具有相似結(jié)構(gòu)和/或功能的元件。
具體實(shí)施例方式
圖3是根據(jù)本發(fā)明示例實(shí)施例的時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)裝置1000的方框圖。參照?qǐng)D3，CDR裝置1000包括壓控振蕩器(VCO)1400、相位檢測(cè)器1100、電荷泵1200和環(huán)路濾波器1300。
VCO 1400生成對(duì)于彼此具有相移的多相時(shí)鐘信號(hào)CK0、CK45、CK90和CK135。每個(gè)時(shí)鐘信號(hào)CK0、CK45、CK90和CK135的時(shí)鐘頻率由來(lái)自環(huán)路濾波器1300的控制電壓VCON確定。
此外，每個(gè)多相時(shí)鐘信號(hào)CK0、CK45、CK90和CK135的時(shí)鐘頻率為輸入數(shù)據(jù)信號(hào)DIN的頻率的1/8。因此，每個(gè)多相時(shí)鐘信號(hào)CK0、CK45、CK90和CK135具有的周期長(zhǎng)于輸入數(shù)據(jù)信號(hào)DIN的周期的八倍。
而且，時(shí)鐘信號(hào)CK0、CK45、CK90和CK135彼此連續(xù)相移45度。也就是說(shuō)，時(shí)鐘信號(hào)CK45相對(duì)于時(shí)鐘信號(hào)CK0相移45度，時(shí)鐘信號(hào)CK90相對(duì)于時(shí)鐘信號(hào)CK0相移90度，而時(shí)鐘信號(hào)CK135相對(duì)于時(shí)鐘信號(hào)CK0相移135度。
相位檢測(cè)器1100確定輸入數(shù)據(jù)信號(hào)DIN與多相時(shí)鐘信號(hào)CK0、CK45、CK90和CK135之間的相位差。相位檢測(cè)器1100基于所檢測(cè)的相位差生成誤差信號(hào)PD1、PD2、PD3和PD4。相位檢測(cè)器1100還從所述時(shí)鐘信號(hào)和輸入數(shù)據(jù)信號(hào)DIN生成參考信號(hào)REF1、REF2、REF3和REF4以及恢復(fù)數(shù)據(jù)信號(hào)D1OUT、D2OUT、D3OUT和D4OUT。
相位檢測(cè)器1100包括時(shí)鐘處理器1110、采樣保持電路1120和數(shù)據(jù)處理器1130。時(shí)鐘處理器1110對(duì)每一對(duì)具有最小相位差的兩個(gè)時(shí)鐘信號(hào)CK0、CK45、CK90和CK135執(zhí)行異或(XOR)操作或異或非(XNOR)操作，以生成采樣時(shí)鐘信號(hào)C1、C2、C3和C4。
采樣保持電路1120使用采樣時(shí)鐘信號(hào)C1、C2、C3和C4的轉(zhuǎn)換對(duì)輸入數(shù)據(jù)信號(hào)DIN進(jìn)行采樣，以生成采樣數(shù)據(jù)信號(hào)D1、D2、D3和D4以及恢復(fù)數(shù)據(jù)信號(hào)D1OUT、D2OUT、D3OUT和D4OUT。數(shù)據(jù)處理器1130使用采樣時(shí)鐘信號(hào)C1、C2、C3和C4以及采樣數(shù)據(jù)信號(hào)D1、D2、D3和D4生成誤差信號(hào)PD1、PD2、PD3和PD4以及參考信號(hào)REF1、REF2、REF3和REF4。
電荷泵1200響應(yīng)于誤差信號(hào)PD1、PD2、PD3和PD4以及參考信號(hào)REF1、REF2、REF3和REF4而生成控制電流。環(huán)路濾波器1300對(duì)控制電流積分以生成用于控制VCO 1400的控制電壓VCON。
圖4是根據(jù)本發(fā)明示例實(shí)施例的包括在圖3的CDR裝置1000中的VCO1400的電路圖。參照?qǐng)D4，VCO 1400包括延遲元件1410、1420、1430和1440鏈(chain)或級(jí)(cascade)。每個(gè)延遲元件1410、1420、1430和1440可以是被來(lái)自環(huán)路濾波器1300的控制電壓VCON偏置的差分反相器(differentialinverter)。
當(dāng)控制電壓VCON增加時(shí)，每個(gè)延遲元件1410、1420、1430和1440的延遲時(shí)間降低。或者，當(dāng)控制電壓VCON降低時(shí)，每個(gè)延遲元件1410、1420、1430和1440的延遲時(shí)間增加。
延遲元件1410、1420、1430和1440被配置成生成在鏈中連續(xù)相移45度的多相時(shí)鐘信號(hào)CK0、CK45、CK90和CK135。第一時(shí)鐘信號(hào)CK0從延遲元件1410的兩個(gè)輸入抽頭，第二時(shí)鐘信號(hào)CK45從延遲元件1420的兩個(gè)輸入抽頭，第三時(shí)鐘信號(hào)CK90從延遲元件1430的兩個(gè)輸入抽頭，而第四時(shí)鐘信號(hào)CK135從延遲元件1440的兩個(gè)輸入抽頭。
圖5是根據(jù)本發(fā)明實(shí)施例的圖3的CDR裝置1000中的時(shí)鐘處理器1110的電路圖。參照?qǐng)D5，時(shí)鐘處理器1110包括第一異或(XOR)門1111、第二異或(XOR)門1112、第三異或(XOR)門1113，每個(gè)都執(zhí)行異或操作，以及一個(gè)異或非(XNOR)門1114，其執(zhí)行異或非操作。
如每個(gè)本領(lǐng)域普通技術(shù)人員所熟知的，當(dāng)兩個(gè)輸入信號(hào)具有不同的邏輯狀態(tài)時(shí)，異或操作生成具有邏輯高狀態(tài)的信號(hào)，否則生成具有邏輯低狀態(tài)的信號(hào)。相反地，異或非操作在兩個(gè)輸入信號(hào)具有相同邏輯狀態(tài)時(shí)生成具有邏輯高狀態(tài)的信號(hào)，否則生成具有邏輯低狀態(tài)的信號(hào)。
第一異或門1111輸入第一和第二時(shí)鐘信號(hào)CK0和CK45，并生成第一采樣時(shí)鐘信號(hào)C1。第二異或門1112輸入第二和第三時(shí)鐘信號(hào)CK45和CK90，并生成第二采樣時(shí)鐘信號(hào)C2。第三異或門1113輸入第三和第四時(shí)鐘信號(hào)CK90和CK135，并生成第三采樣時(shí)鐘信號(hào)C3。異或非門1114輸入第四和第一時(shí)鐘信號(hào)CK135和CK0，并生成第四采樣時(shí)鐘信號(hào)C4。
圖6是圖3的CDR裝置1000中的采樣保持電路1120的電路圖。參照?qǐng)D6，采樣保持電路1120包括第一采樣電路1120a和第二采樣電路1120b。如將會(huì)參照?qǐng)D12A描述的，第一采樣電路1120a從輸入數(shù)據(jù)信號(hào)DIN和采樣時(shí)鐘信號(hào)C1、C2、C3和C4生成采樣數(shù)據(jù)信號(hào)D1、D2、D3和D4。
第二采樣電路1120b通過(guò)分別在采樣時(shí)鐘信號(hào)C1、C2、C3和C4的上升轉(zhuǎn)換處對(duì)輸入數(shù)據(jù)信號(hào)DIN采樣來(lái)生成恢復(fù)數(shù)據(jù)信號(hào)D1OUT、D2OUT、D3OUT和D4OUT。將會(huì)參照?qǐng)D12B對(duì)第二采樣電路1120b的這種操作進(jìn)行更具體的描述。
第一采樣電路1120a包括第一D鎖存器1121、第二D鎖存器1122、第三D鎖存器1123和第四D鎖存器1124。第一D鎖存器1121在第一采樣時(shí)鐘C1的上升和下降轉(zhuǎn)換處對(duì)輸入數(shù)據(jù)信號(hào)DIN的部分進(jìn)行采樣，以生成如圖12A所示的第一采樣數(shù)據(jù)信號(hào)D1。
參照?qǐng)D6和12A，在第一采樣時(shí)鐘信號(hào)C1的下降沿之后，第一采樣數(shù)據(jù)信號(hào)D1在輸入數(shù)據(jù)信號(hào)的半個(gè)周期內(nèi)具有第一輸入數(shù)據(jù)比特<1>的邏輯狀態(tài)，然后具有第二輸入數(shù)據(jù)比特<2>的邏輯狀態(tài)，直到第一采樣時(shí)鐘信號(hào)C1的下一個(gè)下降轉(zhuǎn)換。第一輸入數(shù)據(jù)比特<1>是在第一采樣時(shí)鐘信號(hào)C1的上升轉(zhuǎn)換時(shí)輸入數(shù)據(jù)信號(hào)DIN的數(shù)據(jù)比特。第二輸入數(shù)據(jù)比特<2>時(shí)在第一采樣時(shí)鐘信號(hào)C1的下降轉(zhuǎn)換時(shí)輸入數(shù)據(jù)信號(hào)DIN的數(shù)據(jù)比特。第一D鎖存器1121被配置成從輸入數(shù)據(jù)信號(hào)DIN和第一采樣時(shí)鐘信號(hào)C1生成這樣的第一采樣數(shù)據(jù)信號(hào)D1。
接著參照?qǐng)D6和12A，第二D鎖存器1122被類似地配置成從輸入數(shù)據(jù)信號(hào)DIN和第二采樣時(shí)鐘信號(hào)C2生成第二采樣數(shù)據(jù)信號(hào)D2。再次參照?qǐng)D6和12A，第三D鎖存器1123被類似地配置成從輸入數(shù)據(jù)信號(hào)DIN和第三采樣時(shí)鐘信號(hào)C3生成第三采樣數(shù)據(jù)信號(hào)D3。
最后再參照?qǐng)D6和12A，第四D鎖存器1124被類似地配置成從輸入數(shù)據(jù)信號(hào)DIN和第四采樣時(shí)鐘信號(hào)C4生成第四采樣數(shù)據(jù)信號(hào)D4。在圖12A中，第一、第二、第三和第四采樣數(shù)據(jù)信號(hào)D1、D2、D3和D4的數(shù)字指示輸入數(shù)據(jù)信號(hào)DIN的相應(yīng)編號(hào)的數(shù)據(jù)比特各自的邏輯狀態(tài)。
第二采樣電路1120b包括第五D鎖存器1125、第六D鎖存器1126、第七D鎖存器1127和第八D鎖存器1128。參照?qǐng)D6和12B，第五D鎖存器1125在采樣時(shí)鐘信號(hào)C1的上升沿對(duì)輸入數(shù)據(jù)信號(hào)DIN采樣，以生成第一恢復(fù)數(shù)據(jù)信號(hào)D1OUT。第六D鎖存器1126在采樣時(shí)鐘信號(hào)C2的上升沿對(duì)輸入數(shù)據(jù)信號(hào)DIN采樣，以生成第二恢復(fù)數(shù)據(jù)信號(hào)D2OUT。
第七D鎖存器1127在采樣時(shí)鐘信號(hào)C3的上升沿對(duì)輸入數(shù)據(jù)信號(hào)DIN采樣，以生成第三恢復(fù)數(shù)據(jù)信號(hào)D3OUT。第八D鎖存器1128在采樣時(shí)鐘信號(hào)C4的上升沿對(duì)輸入數(shù)據(jù)信號(hào)DIN采樣，以生成第四恢復(fù)數(shù)據(jù)信號(hào)D4OUT。在圖12B中，在第一、第二、第三和第四恢復(fù)數(shù)據(jù)信號(hào)D1OUT、D2OUT、D3OUT和D4OUT中的數(shù)字指示輸入數(shù)據(jù)信號(hào)DIN的相應(yīng)編號(hào)的數(shù)據(jù)比特各自的邏輯狀態(tài)。因此，如圖12B所示，每個(gè)恢復(fù)數(shù)據(jù)信號(hào)D1OUT、D2OUT、D3OUT和D4OUT生成間隔四比特的輸入數(shù)據(jù)信號(hào)DIN的數(shù)據(jù)比特。
圖7是根據(jù)本發(fā)明示例實(shí)施例的圖3的CDR裝置1000中的數(shù)據(jù)處理器1130的方框圖。參照?qǐng)D7，數(shù)據(jù)處理器1130包括信號(hào)處理器1131、誤差信號(hào)生成器1132和參考信號(hào)生成器1133。
圖8是根據(jù)本發(fā)明示例實(shí)施例的圖7的數(shù)據(jù)處理器1130中的信號(hào)處理器1131的電路圖。參照?qǐng)D8，信號(hào)處理器1131包括第一異或門XOR1、第二異或門XOR2、第三異或門XOR3和第四異或門XOR4，每個(gè)執(zhí)行異或操作。
第一異或門XOR1輸入第四和第一采樣數(shù)據(jù)信號(hào)D4和D1，以生成第一修正數(shù)據(jù)信號(hào)M1。第二異或門XOR2輸入第一和第二采樣數(shù)據(jù)信號(hào)D1和D2，以生成第二修正數(shù)據(jù)信號(hào)M2。第三異或門XOR3輸入第二和第三采樣數(shù)據(jù)信號(hào)D2和D3，以生成第三修正數(shù)據(jù)信號(hào)M3。第四異或門XOR4輸入第三和第四采樣數(shù)據(jù)信號(hào)D3和D4，以生成第四修正數(shù)據(jù)信號(hào)M4。
圖9是根據(jù)本發(fā)明示例實(shí)施例的圖7的數(shù)據(jù)處理器1130中的誤差信號(hào)生成器1132的電路圖。參照?qǐng)D9，誤差信號(hào)生成器1132包括第一與門AND1、第二與門AND2、第三與門AND3、第四與門AND4，每個(gè)執(zhí)行與(AND)運(yùn)算。
第一與門AND1輸入第一修正數(shù)據(jù)信號(hào)M1和第二采樣時(shí)鐘信號(hào)C2，以生成第一誤差信號(hào)PD1。第二與門AND2輸入第二修正數(shù)據(jù)信號(hào)M2和第三采樣時(shí)鐘信號(hào)C3，以生成第二誤差信號(hào)PD2。第三與門AND3輸入第三修正數(shù)據(jù)信號(hào)M3和第四采樣時(shí)鐘信號(hào)C4，以生成第三誤差信號(hào)PD3。第四與門AND4輸入第四修正數(shù)據(jù)信號(hào)M4和第一采樣時(shí)鐘信號(hào)C1，以生成第四誤差信號(hào)PD4。
圖10是根據(jù)本發(fā)明示例實(shí)施例的圖7的數(shù)據(jù)處理器1130中的參考信號(hào)生成器1133的電路圖。參照?qǐng)D10，參考信號(hào)生成器1133包括第五與門AND5、第六與門AND6、第七與門AND7、第八與門AND8，每個(gè)執(zhí)行與運(yùn)算。
第五與門AND5輸入第一修正數(shù)據(jù)信號(hào)M1和第三采樣時(shí)鐘信號(hào)C3，以生成第一參考信號(hào)REF1。第六與門AND6輸入第二修正數(shù)據(jù)信號(hào)M2和第四采樣時(shí)鐘信號(hào)C4，以生成第二參考信號(hào)REF2。第七與門AND7輸入第三修正數(shù)據(jù)信號(hào)M3和第一采樣時(shí)鐘信號(hào)C1，以生成第三參考信號(hào)REF3。第八與門AND8輸入第四修正數(shù)據(jù)信號(hào)M4和第二采樣時(shí)鐘信號(hào)C2，以生成第四參考信號(hào)REF4。
通過(guò)這種方式，在參考信號(hào)生成器1133中與給定修正數(shù)據(jù)信號(hào)一起輸入到與門的采樣時(shí)鐘信號(hào)C1、C2、C3和C4之一與在誤差信號(hào)生成器1132中與該給定修正數(shù)據(jù)信號(hào)一起輸入到與門的采樣時(shí)鐘信號(hào)C1、C2、C3和C4中的另一個(gè)之間具有相位延遲。
圖11是根據(jù)本發(fā)明實(shí)施例的圖3的CDR裝置1000中包括的電荷泵1200和環(huán)路濾波器1300的電路圖。參照?qǐng)D11，電荷泵1200包括具有作為第一類開關(guān)的PMOSFET(P溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)MP1、MP2、MP3和MP4的上拉電路。電荷泵1200還包括具有作為第二類開關(guān)的NMOSFET(N溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)MN1、MN2、MN3和MN4的下拉電路。
PMOSFET MP1、MP2、MP3和MP4的源極連接到高電源電壓VDD，而PMOSFET MP1、MP2、MP3和MP4的漏極連接到公共節(jié)點(diǎn)NC。在每個(gè)PMOSFET MP1、MP2、MP3和MP4的柵極上施加有誤差信號(hào)PD1、PD2、PD3和PD4中相應(yīng)的一個(gè)。
NMOSFET MN1、MN2、MN3和MN4的源極連接到低電源電壓VSS，而NMOSFET MN1、MN2、MN3和MN4的漏極連接到公共節(jié)點(diǎn)NC。在每個(gè)NMOSFET MN1、MN2、MN3和MN4的柵極上施加有參考信號(hào)REF1、REF2、REF3和REF4中相應(yīng)的一個(gè)。
環(huán)路濾波器1300包括電容器C1，其第一端連接到公共節(jié)點(diǎn)NC，其第二端連接到低電源電壓VSS。電容器C1的第一端生成控制電壓VCON，其施加到VCO 1400，用以確定相移時(shí)鐘信號(hào)CK0、CK45、CK90和CK135的時(shí)鐘頻率。VCON的較高值增加該時(shí)鐘頻率，而VCON的較低值降低該時(shí)鐘頻率。
上拉電路增加用于對(duì)電容C1充電的充電控制電流ICH，以便更多數(shù)目的誤差信號(hào)PD1、PD2、PD3和PD4具有邏輯低狀態(tài)。另一方面，下拉電路增加用于對(duì)電容器C1放電的放電控制電流IDISH，以便更多數(shù)目的參考信號(hào)REF1、REF2、REF3和REF4具有邏輯高狀態(tài)。
再次參照示出圖3中CDR裝置1000的操作的圖12A，每個(gè)多相時(shí)鐘信號(hào)CK0、CK45、CK90和CK135具有的周期為輸入數(shù)據(jù)信號(hào)DIN的周期的八倍。因此，每個(gè)相移時(shí)鐘信號(hào)CK0、CK45、CK90和CK135的時(shí)鐘頻率是輸入數(shù)據(jù)信號(hào)DIN的頻率的1/8。此外，如圖12A所示，多相時(shí)鐘信號(hào)CK0、CK45、CK90和CK135彼此連續(xù)相移45度。
如參照?qǐng)D5所描述的，時(shí)鐘處理器1110通過(guò)對(duì)具有最小相位差的原始時(shí)鐘信號(hào)CK0、CK45、CK90和CK135的一對(duì)執(zhí)行異或操作或異或非操作來(lái)生成采樣時(shí)鐘信號(hào)C1、C2、C3和C4。通過(guò)這種方式，每個(gè)采樣時(shí)鐘信號(hào)C1、C2、C3和C4具有的相應(yīng)的脈沖中的每一個(gè)的脈沖寬度都為輸入數(shù)據(jù)信號(hào)DIN的周期。此外，輸入數(shù)據(jù)信號(hào)DIN的每四個(gè)周期生成采樣時(shí)鐘信號(hào)C1、C2、C3和C4中的一個(gè)脈沖。而且，采樣時(shí)鐘信號(hào)C1、C2、C3和C4中的脈沖相對(duì)于彼此連續(xù)相移輸入數(shù)據(jù)信號(hào)DIN的一個(gè)周期。
圖12A還示出了參照?qǐng)D6描述的所生成的采樣數(shù)據(jù)信號(hào)D1、D2、D3和D4。圖12A還示出了參照?qǐng)D9描述的所生成的誤差信號(hào)PD1、PD2、PD3和PD4。圖12A還示出了參照?qǐng)D10描述的所生成的參考信號(hào)REF1、REF2、REF3和REF4。
進(jìn)一步參照?qǐng)D12A，每個(gè)參考信號(hào)REF1、REF2、REF3和REF4用于在采樣時(shí)鐘信號(hào)C1、C2、C3和C4的全脈沖寬度期間比較相應(yīng)對(duì)的輸入數(shù)據(jù)信號(hào)DIN的兩個(gè)數(shù)據(jù)比特。另一方面，每個(gè)誤差信號(hào)PD1、PD2、PD3和PD4用于在采樣時(shí)鐘信號(hào)C1、C2、C3和C4的半個(gè)脈沖寬度期間比較相應(yīng)對(duì)的輸入數(shù)據(jù)信號(hào)DIN的兩個(gè)數(shù)據(jù)比特。這樣的時(shí)序有利于在每個(gè)數(shù)據(jù)比特的中間對(duì)輸入數(shù)據(jù)信號(hào)DIN采樣。
此外，如圖12A所示，參考信號(hào)REF1、REF2、REF3和REF4將相同對(duì)的輸入數(shù)據(jù)信號(hào)DIN的數(shù)據(jù)比特與來(lái)自誤差信號(hào)PD1、PD2、PD3和PD4的延遲進(jìn)行比較。利用所述延遲，參考信號(hào)REF1、REF2、REF3和REF4指示稍后在輸入數(shù)據(jù)信號(hào)DIN中是否會(huì)發(fā)生數(shù)據(jù)轉(zhuǎn)換，并且誤差信號(hào)PD1、PD2、PD3和PD4指示之前在輸入數(shù)據(jù)信號(hào)DIN中是否發(fā)生了數(shù)據(jù)轉(zhuǎn)換。這種指示有利于生成控制信號(hào)VCON，以用來(lái)確定在VCO 1400生成的原始時(shí)鐘信號(hào)CK0、CK45、CK90和CK135的時(shí)鐘頻率。
如上所述，CDR裝置1000使用VCO 1400來(lái)生成時(shí)鐘信號(hào)CK0、CK45、CK90和CK135，其時(shí)鐘頻率為輸入數(shù)據(jù)信號(hào)DIN的1/8。當(dāng)輸入數(shù)據(jù)信號(hào)DIN的頻率增加時(shí)，這種VCO可以以低成本和低功耗被簡(jiǎn)單地實(shí)現(xiàn)。
上文僅僅是通過(guò)示例的方式，其本意并非進(jìn)行限定。例如，此處描述和示出的任何元件的編號(hào)和數(shù)目都僅僅是示例性的。本發(fā)明僅僅由所附的權(quán)利要求書及其等價(jià)物來(lái)限定。
權(quán)利要求
1.一種時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)裝置，包括壓控振蕩器(VCO)，其生成相移的原始時(shí)鐘信號(hào)，每個(gè)時(shí)鐘信號(hào)具有略低于輸入數(shù)據(jù)信號(hào)頻率的時(shí)鐘頻率；時(shí)鐘處理器，其從原始時(shí)鐘信號(hào)生成相移的采樣時(shí)鐘信號(hào)，每個(gè)采樣時(shí)鐘信號(hào)的相應(yīng)脈沖具有的脈沖寬度為輸入數(shù)據(jù)信號(hào)的周期；采樣電路，其在采樣時(shí)鐘信號(hào)的轉(zhuǎn)換處對(duì)輸入數(shù)據(jù)信號(hào)采樣，以生成采樣數(shù)據(jù)信號(hào)；以及數(shù)據(jù)處理器，其通過(guò)在采樣時(shí)鐘信號(hào)的脈沖寬度期間比較采樣數(shù)據(jù)信號(hào)來(lái)確定控制信號(hào)，其中，所述控制信號(hào)確定VCO的時(shí)鐘頻率。
2.權(quán)利要求1的時(shí)鐘和數(shù)據(jù)恢復(fù)裝置，其中，所述VCO包括差分反相器鏈，每個(gè)差分反相器被控制信號(hào)偏置，并且每個(gè)差分反相器生成相應(yīng)的原始時(shí)鐘信號(hào)。
3.權(quán)利要求1的時(shí)鐘和數(shù)據(jù)恢復(fù)裝置，其中，所述時(shí)鐘處理器包括多個(gè)異或門和一異或非門，每個(gè)輸入相應(yīng)的具有最小相位差的兩個(gè)原始時(shí)鐘信號(hào)，以生成相應(yīng)的采樣時(shí)鐘信號(hào)。
4.權(quán)利要求1的時(shí)鐘和數(shù)據(jù)恢復(fù)裝置，還包括另一個(gè)采樣電路，其在采樣時(shí)鐘信號(hào)的上升轉(zhuǎn)換處對(duì)輸入數(shù)據(jù)信號(hào)采樣，以生成恢復(fù)數(shù)據(jù)信號(hào)。
5.權(quán)利要求1的時(shí)鐘和數(shù)據(jù)恢復(fù)裝置，其中，所述數(shù)據(jù)處理器包括信號(hào)處理器，用于比較兩個(gè)采樣數(shù)據(jù)的組，以生成修正數(shù)據(jù)信號(hào)；誤差信號(hào)生成器，其從修正數(shù)據(jù)信號(hào)和采樣時(shí)鐘信號(hào)的第一邏輯組合生成誤差信號(hào)；以及參考信號(hào)生成器，其從修正數(shù)據(jù)信號(hào)和采樣時(shí)鐘信號(hào)的第二邏輯組合生成參考信號(hào)。
6.權(quán)利要求5的時(shí)鐘和數(shù)據(jù)恢復(fù)裝置，還包括電荷泵，其包括第一類開關(guān)，每個(gè)根據(jù)誤差信號(hào)而接通或關(guān)斷，以一起生成充電電流；以及第二類開關(guān)，每個(gè)根據(jù)參考信號(hào)而接通或關(guān)斷，以一起生成放電電流，其中，控制信號(hào)是從充電和放電電流生成的。
7.權(quán)利要求6的時(shí)鐘和數(shù)據(jù)恢復(fù)裝置，其中，所述第一類開關(guān)為PMOSFET(P溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)，并且其中，所述第二類開關(guān)為NMOSFET(N溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)。
8.權(quán)利要求6的時(shí)鐘和數(shù)據(jù)恢復(fù)裝置，還包括環(huán)路濾波器，其包括電容器，所述電容器的第一端具有在其上生成的控制信號(hào)。
9.權(quán)利要求5的時(shí)鐘和數(shù)據(jù)恢復(fù)裝置，其中，所述信號(hào)處理器包括多個(gè)異或門，每個(gè)輸入相應(yīng)兩個(gè)采樣數(shù)據(jù)信號(hào)組，以生成相應(yīng)的修正數(shù)據(jù)信號(hào)。
10.權(quán)利要求5的時(shí)鐘和數(shù)據(jù)恢復(fù)裝置，其中，所述誤差信號(hào)生成器包括多個(gè)與門，每個(gè)輸入相應(yīng)的修正數(shù)據(jù)信號(hào)和相應(yīng)的采樣時(shí)鐘信號(hào)，以生成相應(yīng)的誤差信號(hào)。
11.權(quán)利要求10的時(shí)鐘和數(shù)據(jù)恢復(fù)裝置，其中，所述參考信號(hào)生成器包括多個(gè)與門，每個(gè)輸入相應(yīng)的修正數(shù)據(jù)信號(hào)和相應(yīng)的采樣時(shí)鐘信號(hào)，以生成相應(yīng)的參考信號(hào)，其中，與給定修正數(shù)據(jù)信號(hào)一起輸入到用于生成誤差信號(hào)的第一與門的第一個(gè)相應(yīng)的采樣時(shí)鐘信號(hào)在相位上領(lǐng)先于與該給定修正數(shù)據(jù)信號(hào)一起輸入到用于生成參考信號(hào)的第二與門的第二個(gè)相應(yīng)的采樣時(shí)鐘信號(hào)。
12.權(quán)利要求11的時(shí)鐘和數(shù)據(jù)恢復(fù)裝置，其中，所述來(lái)自第一與門的誤差信號(hào)是通過(guò)在輸入數(shù)據(jù)信號(hào)的半個(gè)周期內(nèi)比較輸入數(shù)據(jù)信號(hào)的第一和第二數(shù)據(jù)比特而生成的，并且其中，所述來(lái)自第二與門的參考信號(hào)是通過(guò)在輸入數(shù)據(jù)信號(hào)的整個(gè)周期內(nèi)比較該第一和第二數(shù)據(jù)比特而生成的。
13.權(quán)利要求1的時(shí)鐘和數(shù)據(jù)恢復(fù)裝置，其中，所述時(shí)鐘頻率是輸入數(shù)據(jù)信號(hào)頻率的1/8。
14.權(quán)利要求13的時(shí)鐘和數(shù)據(jù)恢復(fù)裝置，其中，所述原始時(shí)鐘信號(hào)由彼此之間具有45度相移的四個(gè)時(shí)鐘信號(hào)組成的。
15.一種用于時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)的方法，包括生成相移的原始時(shí)鐘信號(hào)，每個(gè)時(shí)鐘信號(hào)具有略低于輸入數(shù)據(jù)信號(hào)頻率的時(shí)鐘頻率；從原始時(shí)鐘信號(hào)生成相移的采樣時(shí)鐘信號(hào)，每個(gè)采樣時(shí)鐘信號(hào)的相應(yīng)脈沖具有的脈沖寬度為輸入數(shù)據(jù)信號(hào)的周期；在采樣時(shí)鐘信號(hào)的轉(zhuǎn)換處對(duì)輸入數(shù)據(jù)信號(hào)采樣，以生成采樣數(shù)據(jù)信號(hào)；以及通過(guò)在采樣時(shí)鐘信號(hào)的脈沖寬度期間比較采樣數(shù)據(jù)信號(hào)來(lái)確定控制信號(hào)，其中，所述控制信號(hào)確定VCO的時(shí)鐘頻率。
16.權(quán)利要求15的方法，還包括利用控制信號(hào)偏置差分反相器鏈，每個(gè)差分反相器生成相應(yīng)的原始時(shí)鐘信號(hào)。
17.權(quán)利要求15的方法，還包括在采樣時(shí)鐘信號(hào)的上升轉(zhuǎn)換處對(duì)輸入數(shù)據(jù)信號(hào)采樣，以生成恢復(fù)數(shù)據(jù)信號(hào)。
18.權(quán)利要求15的方法，其中，確定控制信號(hào)還包括比較兩個(gè)采樣數(shù)據(jù)信號(hào)的組，以生成修正數(shù)據(jù)信號(hào)；從修正數(shù)據(jù)信號(hào)和采樣時(shí)鐘信號(hào)的第一邏輯組合生成誤差信號(hào)；從修正數(shù)據(jù)信號(hào)和采樣時(shí)鐘信號(hào)的第二邏輯組合生成參考信號(hào)；將誤差信號(hào)施加到第一類開關(guān)，每個(gè)第一類開關(guān)根據(jù)誤差信號(hào)而接通或關(guān)斷，以一起生成充電電流；以及將參考信號(hào)施加到第二類開關(guān)，每個(gè)第二類開關(guān)根據(jù)參考信號(hào)而接通或關(guān)斷，以一起生成放電電流，其中，所述控制信號(hào)是從充電和放電電流生成的。
19.權(quán)利要求18的方法，其中，在第一采樣時(shí)鐘信號(hào)的第一脈沖期間，通過(guò)在輸入數(shù)據(jù)信號(hào)的半個(gè)周期內(nèi)比較輸入數(shù)據(jù)信號(hào)的第一和第二數(shù)據(jù)比特來(lái)生成誤差信號(hào)，并且其中，在與所述第一采樣時(shí)鐘信號(hào)相比相位延遲的第二采樣時(shí)鐘信號(hào)的第二脈沖期間，通過(guò)在輸入數(shù)據(jù)信號(hào)的整個(gè)周期內(nèi)比較該第一和第二數(shù)據(jù)比特來(lái)生成參考信號(hào)。
20.權(quán)利要求15的方法，其中，所述時(shí)鐘頻率是輸入數(shù)據(jù)信號(hào)頻率的1/8，并且其中，所述原始時(shí)鐘信號(hào)由彼此之間具有45度相移的四個(gè)時(shí)鐘信號(hào)組成。
全文摘要
對(duì)于時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)，時(shí)鐘處理器從原始相移的時(shí)鐘信號(hào)生成采樣時(shí)鐘信號(hào)，每個(gè)相移的時(shí)鐘信號(hào)具有的頻率為輸入數(shù)據(jù)信號(hào)頻率的1/8。采樣時(shí)鐘信號(hào)被用于對(duì)輸入數(shù)據(jù)信號(hào)采樣，以生成確定電壓控制信號(hào)的誤差信號(hào)和參考信號(hào)，電壓控制信號(hào)指示由壓控振蕩器(VCO)生成的原始時(shí)鐘信號(hào)的時(shí)鐘頻率。
文檔編號(hào)H03L7/091GK1913359SQ200610109198
公開日2007年2月14日 申請(qǐng)日期2006年8月9日 優(yōu)先權(quán)日2005年8月11日
發(fā)明者胡偉 申請(qǐng)人:三星電子株式會(huì)社