專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及將CMOS電路集成在半導(dǎo)體芯片上的半導(dǎo)體器件。本發(fā)明特別涉及降低CMOS集成電路裝置的消耗功率或動(dòng)作電壓、或面積的電路方式及器件方式。
背景技術(shù)：
眾所周知，MOS晶體管(MOST)隨著微細(xì)化其動(dòng)作電壓VDD降低，MOST的閾值電壓(VT)的偏差增大。例如，圖10A中表示作為MOST的有效柵極電壓(柵極過驅(qū)動(dòng)電壓)的VDD-VT0和工藝微細(xì)化技術(shù)的關(guān)系。其中，VT0是平均的MOST的VT。附加有基于ITRS2001(2001年版International Technology Roadmap for Semiconductors)的估計(jì)值，但圖中MPU和LPSOC分別是微處理器和低功率系統(tǒng)LSI。其中，該VT0是下限。在非導(dǎo)通時(shí)MOST中流過的亞閾值電流(漏電流的一種)隨著VT的降低而指數(shù)函數(shù)地增加，所以需要抑制它。該下限值與MOST的微細(xì)化基本無關(guān)，由芯片的漏電流的上限決定。通常，高速芯片時(shí)為0.2V至0.3V左右，低功率芯片時(shí)為0.5V左右。因此，如圖所示，有效柵極電壓隨著微細(xì)化而急速地下降，驅(qū)動(dòng)負(fù)載的電路內(nèi)的MOST的動(dòng)作速度急劇地下降。這是因?yàn)镸OST的動(dòng)作速度與有效柵極電壓大致成反比。例如，高速芯片時(shí)，隨著微細(xì)化，VDD下降并接近0.3V時(shí)，電路速度急速地變慢。
隨著微細(xì)化，還有VT的偏差(ΔVT)增大的大問題。這是因?yàn)樾酒瑑?nèi)的MOST的動(dòng)作速度更加偏差，難以進(jìn)行作為可靠型的芯片設(shè)計(jì)。圖10B是公開在M.Yamaoka et al.，“Low Power SRAM Menu forSOC Application Using Yin-Yang-Feedback Memory CellTechnology，”Symp.VLSI Circuits Dig.，pp.288-291，June 2004中的圖，如圖示那樣，VT的偏差的標(biāo)準(zhǔn)偏差σ隨著MOST的微細(xì)化而增大。圖中σint是以MOST的溝道內(nèi)的雜質(zhì)原子數(shù)的偏差或其位置偏差決定的所謂本征VT的標(biāo)準(zhǔn)偏差，σext是以溝道的尺寸等的偏差決定的所謂非本征VT的標(biāo)準(zhǔn)偏差。整體的VT偏差σ由兩者的偏差決定。即使微細(xì)加工技術(shù)為90nm左右，σ也為30mV左右。在一個(gè)芯片內(nèi)需要考慮5σ左右的VT偏差(ΔVT)來進(jìn)行設(shè)計(jì)，而該值也達(dá)到150mV。在這種偏差的情況下，以VDD-(VT0+ΔVT)表示的芯片內(nèi)的各MOST的有效柵極電壓的偏差極大。例如，在VT0＝0.3V、ΔVT＝150mV，VDD＝0.45V時(shí)，MOST的驅(qū)動(dòng)電流為零，電路速度為無限大。
為了抑制這樣的隨著微細(xì)化、低電壓化帶來的低速化和速度偏差，以往提出了兩個(gè)方法。一個(gè)方法是，開發(fā)使ΔVT小的MOST，另一個(gè)方法是，通過動(dòng)作狀態(tài)來動(dòng)態(tài)地改變VT的電路，即，是為了在截止時(shí)抑制亞閾值電流而使VT保持一定的大小，在導(dǎo)通時(shí)為了增大有效柵極電壓而使VT小的電路。使用MOST時(shí)，如以下所示，這兩個(gè)條件被同時(shí)滿足。如圖10B所示，VT的偏差通過SOI結(jié)構(gòu)本身而降低，而且電路上靈活使用該SOI結(jié)構(gòu)時(shí)，就可以實(shí)現(xiàn)上述那樣的動(dòng)態(tài)VT。
該SOI MOST的詳細(xì)的結(jié)構(gòu)和特性記載于R.Tsuchiya et al.，“Silicon on Thin BOXA New Paradigm of The CMOSFET forLow-Power and High-Performance Application FeaturingWide-Range Back-Bias Control，”IEDM Dig.Tech.Papers，pp.631-634，Dec.2004。以下示出這種結(jié)構(gòu)的細(xì)節(jié)。圖11A、圖11B、圖11C分別表示N溝道MOST(NMOST)和P溝道MOST(PMOST)的AA’剖面圖和平面圖、以及NMOST的BB’剖面圖，圖12A、圖12B分別是NMOST和PMOST的等效電路。再有，在圖11C中，表示有連接了柵極和阱的例子。20是NiSi等的金屬硅化物膜柵極電極，3是單晶半導(dǎo)體薄膜(SOI層)，13、14是N型降低電容用擴(kuò)散層，14是N型高濃度極薄漏極擴(kuò)散層，4是埋入氧化膜(BOX層BuriedOXide)，25和26是閾值電壓抑制擴(kuò)散層(阱層)等。該MOST的特長(zhǎng)是，可以由柵極材料的種類和BOX層下的阱的濃度、而且對(duì)阱層施加的電壓來控制VT。實(shí)際的MOST是，溝道長(zhǎng)度(Lg)小于等于100nm，柵極材料例如為硅化鎳(NiSi)這樣的金屬硅化物，形成有MOST的SOI層的厚度小于等于20nm，BOX層的厚度小于等于10nm，其下部的阱層的濃度為1016cm-3至1018cm-3左右。如圖10B所示，通過薄的BOX膜等，F(xiàn)D-SOIMOST的VT的偏差被減低到小于等于以往的體結(jié)構(gòu)的百分之二十。
該雙重柵極MOST結(jié)構(gòu)可以看作上部的MOST和下部的MOST被并聯(lián)連接的一個(gè)MOST。其中，在下部的MOST，阱為柵極而BOX層為柵極絕緣膜。因此，改變下部的阱電壓時(shí)，可以極大地改變阱MOST整體的閾值電壓VT。由于阱層與其他絕緣，所以使阱電壓極大地變化而不發(fā)生pn結(jié)漏電流。圖13A、圖13B是靈活使用該特性的以往的電路。例如，對(duì)于周知的圖13A的CMOS反相器，如圖13B所示直接連接?xùn)艠O和阱時(shí)，可以根據(jù)電路輸入、即MOST的柵極電壓來動(dòng)態(tài)地改變VT。即，在NMOST，在作為使其截止的輸入電壓(即0V)時(shí)，由于阱電壓減小到0V，所以VT增大。另一方面，在使MOST為導(dǎo)通的的輸入電壓(即VDD)時(shí)，由于阱電壓提高，所以VT變小。其中，如果將VT選擇得大，以使導(dǎo)通時(shí)的亞閾值電流小于等于容許值，則在導(dǎo)通時(shí)僅VT變小的部分的有效柵極電壓變大，所以高速地動(dòng)作。將這樣連接的MOST應(yīng)用于SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)單元的例子，公開于M.Yamaoka et al.，“Dynamic-Vt，Dual-Power-SupplySRAM Cell using D2G-SOI for Low-Power SoC Application，”Int’lSOI Conf.Dig.Tech.Papers，pp.109-111，Oct.2004。
(1)在以往的電路中，使VDD下降時(shí)動(dòng)態(tài)VT的效果下降。由于柵極和阱直接連接著，所以輸入電壓VDD變小時(shí)，阱電壓的變化也變小，VT的變化變小。而且，由于以單一電壓VDD進(jìn)行動(dòng)作，所以不能使用對(duì)VDD的下降造成的不良影響進(jìn)行補(bǔ)償?shù)钠渌妷骸?br> (2)即使是以往電路，至今的方案也限于對(duì)SRAM單元的應(yīng)用。將柵極和阱直接連接的該電路的動(dòng)作條件或低電壓化的邊界等并沒有與FD-SOI MOST的器件特性相關(guān)聯(lián)并被明確。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供使這些關(guān)聯(lián)清楚，并根據(jù)這些關(guān)聯(lián)而有效的器件結(jié)構(gòu)或電路動(dòng)作條件、或新的低電壓電路。
本發(fā)明將使阱的電壓振幅比柵極的輸入電壓振幅大、或使阱的電壓振幅比漏極的電壓振幅或源極的電壓振幅大、或使多個(gè)電路內(nèi)的阱之間的電壓振幅為不同的值、或以多電壓進(jìn)行電路動(dòng)作、或使用動(dòng)態(tài)地改變?yōu)樵鰪?qiáng)型和耗盡型的MOST作為使用的電路，或提供在差動(dòng)輸入電路的輸入級(jí)使用將柵極和阱直接連接的MOST的新電路。
根據(jù)本發(fā)明，可進(jìn)行CMOS電路的低電壓化、低消耗功率化、高速化或小型化。


圖1是應(yīng)用了本發(fā)明的CMOS反相器的概略圖。
圖2是本發(fā)明中使用的晶體管的特性圖，Lg、tSOI、tBOX、Nsub分別是MOST的柵極長(zhǎng)度、SOI層的膜厚、BOX層的膜厚、BOX下層的阱雜質(zhì)濃度。
圖3是電壓變換器的概略圖。
圖4A-圖4C分別是本發(fā)明的對(duì)電源開關(guān)的應(yīng)用例。
圖5A、圖5B分別是本發(fā)明的對(duì)重復(fù)電路塊的應(yīng)用例。
圖6A、圖6B分別是本發(fā)明的電源開關(guān)的實(shí)施例。
圖7A、圖7B分別是采用了本發(fā)明的差動(dòng)放大器。
圖8是本發(fā)明的對(duì)DRAM讀出系統(tǒng)的應(yīng)用例。
圖9是本發(fā)明的CMOS反相器和電平變換電路的實(shí)施例。
圖10A、圖10B分別是有效柵極電壓的動(dòng)向、以及以往的體CMOS晶體管(上部的bulk)和本發(fā)明中使用的以往的FD-SOI MOS晶體管(下部的FD-SOI)的閾值電壓的偏差的比較(90nm、65nm、32nm表示器件尺寸)。
圖11A-圖11C是以往的FD-SOI晶體管的剖面圖和平面圖。
圖12A、圖12B是以往的FD-SOI晶體管的等效電路圖。
圖13A、圖13B是以往的CMOS反相器。
具體實(shí)施例方式
以下，參照附圖來說明本發(fā)明。
圖1中表示作為第1實(shí)施方式的CMOS電路。第1電路例如由反相器INV構(gòu)成，第2電路是以大的電壓振幅來控制第1電路內(nèi)的阱電壓的電路，例如由變換器CNV構(gòu)成。第2電路是副電路，驅(qū)動(dòng)第1電路內(nèi)的MOST的比較小的阱電容，所以在高速并且低消耗功率上容易設(shè)計(jì)。相反，第1電路為主電路，由于一般需要驅(qū)動(dòng)大的負(fù)載電容，所以面積大，低速并且消耗功率也大。因此，即使附加第2電路，對(duì)整體的面積及速度和消耗功率的影響也小。
PMOST(MP1)和NMOST(MN1)是圖11和圖12所示的FD-SOIMOST，圖2中表示這些MOST閾值電壓VT與阱電壓的關(guān)系。其中，VT是以恒定電流(1nA/μm)定義的值。在NMOST，如果VT為正符號(hào)，則為增強(qiáng)型，該值越大，MOST更深地截止。如果為負(fù)符號(hào)，則為耗盡型，即使柵極電壓為0V，電流也流過，該絕對(duì)值越大，越能夠流過驅(qū)動(dòng)電流。在PMOST，極性與NMOST相反。該圖的VT根據(jù)通常的條件來測(cè)量，在以0V測(cè)量阱的NMOST的VT是0.2V，使阱為VDD進(jìn)行測(cè)量的PMOST的VT也大致為0.2V。變換器CNV將輸入到輸入端子IN的振幅VDD的脈沖變換為從VBB至VDH的更大振幅的同極性脈沖，并施加在MP1和MN1的阱上。因此，MP1和MN1的VT是其中一個(gè)大，另一個(gè)小。例如，假設(shè)VDD＝0.5V、VBB＝-0.5V、VDH＝1V，則被輸入從0V變化到0.5V的脈沖。由于該NMOST的阱電壓為VDH，所以到圖中的d點(diǎn)時(shí)VT變化為較小的一方。此時(shí)，改變?yōu)閂T＝-0.2V的耗盡型NMOST。因此，可以用大的電流高速地驅(qū)動(dòng)(放電)輸出端子OUT的負(fù)載電容。此時(shí)PMOST截止。原因是因?yàn)镻MOST的阱電壓也為VDH，所以該VT變化到圖中的d’點(diǎn)，變化為VT更大的增強(qiáng)型。另一方面，輸入從VDD改變?yōu)?V時(shí)，變換器的輸出從VDH變化到VBB，所以NMOST從d點(diǎn)移動(dòng)到c’點(diǎn)，改變?yōu)閂T為0.3V的增強(qiáng)型MOST。PMOST從d’點(diǎn)移動(dòng)到c’點(diǎn)，成為VT約為0.1V的耗盡型。因此，輸出端子OUT的負(fù)載電容本次以PMOST的大電流被高速地驅(qū)動(dòng)(充電)。
從以上可知，每次輸入改變時(shí)NMOST和PMOST的其中之一的MOST導(dǎo)通，另一個(gè)被維持可容許亞閾值電流的高的VT(例如大于等于0.2V)。由此，可以實(shí)現(xiàn)根據(jù)輸入而將VT動(dòng)態(tài)地從增強(qiáng)型變化到耗盡型的動(dòng)態(tài)型增強(qiáng)/耗盡CMOS反相器的完全新的電路。與圖13B的以往電路有所不同，有使反相器內(nèi)MOST的阱電壓振幅比該MOST的柵極輸入電壓振幅大，或使MOST的阱電壓振幅比該MOST的漏極電壓振幅或源極電壓振幅大的效果。再有，VDH和VT如周知那樣，例如可以根據(jù)電源電壓VDD，使用電荷泵電路來產(chǎn)生。
以下，為了使本發(fā)明和以往(圖13)電路的效果之差明顯，進(jìn)一步詳細(xì)地說明。
在輸入(IN)波形從0變化到VDD的過程中，MOST的VT通過變換器而動(dòng)態(tài)地改變?，F(xiàn)在，以NMOST(MN1)為例。假設(shè)輸入電壓(VIN)對(duì)阱電壓(Vwell)的變換率為k1，VT相對(duì)于阱電壓變化的變化率為k2，而輸入電壓為0V的VT、即VT(0)為能夠容許亞閾值電流的大的值0.2V(圖2中為a點(diǎn))。輸入電壓從0V變到VIN時(shí)，MOST的VT為VT(0)-k2Vwell，但在此時(shí)MOST為導(dǎo)通時(shí)，成為Vwell＝k1VINVIN＝VT(0)-k2Vwell∴VIN＝VT(0)/(1+k1k2) (1)因此，導(dǎo)通開始的輸入電壓只為小的系數(shù)(1+k1k2)。實(shí)際上，該輸入電壓就是動(dòng)態(tài)地變化的結(jié)果的NMOST的VT，表示該電壓變小。
使用該算式，在將導(dǎo)通開始的輸入電壓如圖13A那樣固定阱電壓的情況和如圖13B那樣將柵極和阱直接連接的情況時(shí)，嘗試對(duì)于如圖1所示用變換器變換為大電壓并將它施加在阱上的情況進(jìn)行比較。在固定阱電壓時(shí)，由于k1＝0、k2＝0，所以VIN＝0.2V，VT仍然靜止不變。在將柵極和阱直接連接的情況下，k1＝1。而如果著眼于圖2的從a點(diǎn)至d點(diǎn)，則阱電壓變化1V時(shí)，VT變化0.4V，所以平均k2＝0.4。因此，根據(jù)算式(1)，在VIN＝0.14V時(shí)該MOST導(dǎo)通。變換器方式的情況下，由于被從VDD(0.5V)變換為VDH(1V)，所以k1＝2。因此，根據(jù)算式(1)，在VIN＝0.11V時(shí)該NMOST導(dǎo)通。這里，在對(duì)于漏電流要求嚴(yán)格的攜帶設(shè)備應(yīng)用等中，VT(0)＝0.5V，這種情況下同樣地可根據(jù)算式(1)來求MOST導(dǎo)通的輸入電壓。即，在阱電壓固定方式時(shí)為0.5V，在柵極和阱直接連接方式時(shí)為0.36V，在通過變換器的方式時(shí)為0.28V，MOST根據(jù)這種順序以低的電壓進(jìn)行動(dòng)作。
顯然，為了提高這樣的動(dòng)態(tài)VT的效果，VT對(duì)于阱電壓的變化率k2越大越好。
再有，在為了提高動(dòng)態(tài)VT的效果而使MOST成為耗盡型時(shí)，設(shè)定為VT(0)-k2Vwell＝VT(0)-k1k2VIN＜0(2)即可。因此，首先將k1增大的電路方式是重要的。另外，盡可能增大阱電壓振幅也可以。圖1的實(shí)施例就是如此?；蛘?，就圖13B的電路來說，如果使用大的輸入電壓、即大的VDD，也是有效的。增大k2的MOST結(jié)構(gòu)也是重要的。因此，使BOX層的厚度薄，從而提高下部MOST的作用。但是，如果過薄，則產(chǎn)生隧道電流，所以按二氧化硅膜厚為2nm左右是其邊界。但是，除了膜厚2nm左右的二氧化硅膜以外，由于在BOX層形成后即使是必要的高溫處理，柵極膜界面也維持穩(wěn)定性，所以氮氧化物(SiON)膜等也是適合的。這種情況下，以二氧化硅膜換算，可以薄膜化至1.5nm左右。以上的動(dòng)作和效果對(duì)于PMOST也是同樣的。
在動(dòng)態(tài)VT方式，在輸入波形持續(xù)上升的過程中MOST開始導(dǎo)通，其后VT隨著輸入電壓的增大而慢慢地變小。該部分對(duì)VT偏差的驅(qū)動(dòng)電流產(chǎn)生的影響、即對(duì)速度偏差的影響與固定VT相比相對(duì)地小。因此，以FD-SOI MOST產(chǎn)生的雙重的效果，即通過圖10B所示的該MOST自身造成的VT偏差降低效果和該動(dòng)態(tài)VT電路方式產(chǎn)生的VT降低效果，VT的偏差對(duì)速度偏差的影響可以忽略。
在圖1的實(shí)施例中，如果第2電路(CNV)越能夠高靈敏度并且高速檢測(cè)微小的輸入電壓的變化，則即使是非常低的VDD，也可以使第1電路高速地動(dòng)作。例如，如上述那樣，在要求VT(0)＝0.5V的攜帶設(shè)備應(yīng)用等中，第1電路內(nèi)的MOST動(dòng)作的最小電壓VDD在阱電壓固定方式時(shí)為0.5V，在柵極和阱的直接連接方式時(shí)為0.36V，在通過變換器的方式時(shí)為0.28V。這種情況表明，即使VDD下降到0.3V左右，變換器方式也進(jìn)行動(dòng)作，但在其他兩方式中不動(dòng)作。這是因?yàn)樽儞Q器方式是VT低、高靈敏度的方式。因此，變換器的高靈敏度設(shè)計(jì)是重要的。再有，除了以上的電壓設(shè)定以外，VBB＝0和VDH＞VDD、或VDH＝VDD和VBB為負(fù)電壓的組合也可根據(jù)設(shè)計(jì)的狀況來進(jìn)行。
圖3是高靈敏度高速的變換器的具體例。為了使該變換器的輸入MOST(MN21、MP21)的VT小，采用將柵極和阱直接連接的電路來達(dá)到高靈敏度。而且，由這些輸入MOS以高靈敏度檢測(cè)出輸入電壓后，由具有高速動(dòng)作特長(zhǎng)的反饋MOST電路(MP22、MP23、MN22、MN23)變換為大電壓振幅。這些電路如作為以往電路的圖13B那樣，由于柵極和阱被連接，所以具有VT動(dòng)態(tài)地改變的特長(zhǎng)。但是，與以往有所不同，以與輸入電路內(nèi)的MOST(MN21、MP21)的阱的電壓振幅不同的其他大的電壓振幅來使MP22、MP23、MN22、MN23的阱或電路動(dòng)作，所以具有該部分的MOST的VT的變動(dòng)大，反饋效果進(jìn)一步增大的優(yōu)點(diǎn)。例如，輸入小于等于VDD而MN21導(dǎo)通時(shí)，MP23的柵極下降，輸出OUT’趨向VDH并開始充電。伴隨著這種充電，以電壓振幅造成的大的反饋效果使輸出高速地被充電到VDH。當(dāng)然，這些反饋MOST的阱電容比第1電路的負(fù)載電容小是高速化的一個(gè)原因。另一方面，輸入從VDD變?yōu)?V時(shí)，MN21截止，MP21導(dǎo)通，所以同樣地，輸出高速地放電到VBB。
使用圖2并著眼于VT的變動(dòng)來進(jìn)一步具體地說明圖3的電路動(dòng)作。在MN21中，VT在從a點(diǎn)到b點(diǎn)的范圍內(nèi)改變，在MP21中，VT在從a’點(diǎn)到b’點(diǎn)的范圍內(nèi)改變，因此，柵極輸入的電壓變化小，VT的變化也小。在MP22和MP23中，VT在從c’點(diǎn)到d’的范圍內(nèi)改變，在MN22和MN23中，VT在從c點(diǎn)到d的范圍內(nèi)改變，柵極輸入的電壓從VDH到VBB變化，因此，柵極輸入的電壓變化大，VT的變化也大。顯然，輸入MOST(MN21、MP21)與反饋電路的MOST(MP22或MP23、MN22或MN23)相比，截止時(shí)的VT要小電壓振幅之差的量。
圖4是將阱被大振幅驅(qū)動(dòng)的MOST應(yīng)用于電源開關(guān)，使該開關(guān)小型化的圖。其中，第1電路是電源開關(guān)，第2電路是內(nèi)部核心電路(CORE)。內(nèi)部核心電路的動(dòng)作電壓小，因而MOST的閾值電壓VT也小，所以流過大的亞閾值電流。圖4A是對(duì)內(nèi)部核心電路的電源VDD使用P溝道MOST(MP)開關(guān)，在不需要的時(shí)間段中與內(nèi)部核心電路分離，并將該核心電路的亞閾值電流切斷的電路。不需要的時(shí)間段，例如在待機(jī)時(shí)或睡眠模式等的期間中，為了使該MOST完全地截止，需要將該VT增大。另一方面，在內(nèi)部核心電路動(dòng)作的時(shí)間段，為了對(duì)內(nèi)部核心電路提供足夠的導(dǎo)通電流，需要使該MOST的VT足夠小。不然的話，內(nèi)部核心電路的動(dòng)作因開關(guān)MOST的存在而將受到不良影響。在本實(shí)施例，與圖13B的以往電路有所不同，特征是使開關(guān)MOST的阱電壓振幅比該MOST的柵極輸入電壓振幅大，或者使開關(guān)MOST的阱電壓振幅比該MOST的源極電壓、或漏極電壓振幅或源極電壓振幅大。
在微處理器芯片等中，為了對(duì)核心電路供給足夠的電流而使PMOST開關(guān)的溝道寬度大于等于300nm。在以往的開關(guān)MOST，因此面積增加是當(dāng)然的，由于該柵極電容大，所以有難以設(shè)計(jì)對(duì)該柵極電壓進(jìn)行控制的電路的危險(xiǎn)。如果使該MOST的導(dǎo)通時(shí)的VT小，則其電流供給能力提高，但VT始終為被固定的值，所以截止時(shí)的VT也小，該MOST不能斷路，其亞閾值電流成為問題。在本實(shí)施例，在截止時(shí)可以增大該MOST的VT，所以開關(guān)可以完全地?cái)嗦?，而在?dǎo)通時(shí)MOST的VT可以減小，所以即使該MOST的溝道寬度小，也可以對(duì)內(nèi)部核心電路供給足夠的電流。核心電路一般占有大的面積，所以變換器CNV造成的面積增加可以忽略。圖4B是在開關(guān)上使用NMOST(MN)的例子，可期待同樣的效果。圖4C是在電源端和接地端的兩者上使用了開關(guān)的圖，所以如果將來自變換器CNV的輸出由反相器反轉(zhuǎn)并施加在MN上，則變換器也可以是一個(gè)。
圖5A是對(duì)作為第1電路的MOST開關(guān)和作為第2電路的重復(fù)電路塊(BLK)、例如對(duì)存儲(chǔ)器的字驅(qū)動(dòng)器塊應(yīng)用了本發(fā)明的例子。各MOST為FD-SOIMOST。反相器的輸出PMOST(MW)的各個(gè)源極被連結(jié)到一條公共源極線PWL，PWL通過開關(guān)MOS(MP)被連接到電源電壓VDD。在選擇時(shí)，通過開關(guān)MOST MP導(dǎo)通，塊內(nèi)的n個(gè)反相器中的一個(gè)反相器INV輸入為0V來選擇，n條字線(WL0、...、WLn-1)中的對(duì)應(yīng)的一條被選擇、驅(qū)動(dòng)。在非選擇時(shí)，MP的柵極電壓為VDD，而所有的反相器的輸入為VDD而截止。這里，該開關(guān)MOST是為了降低非選擇時(shí)塊BLK內(nèi)的PMOST中流過的亞閾值電流而附加的開關(guān)MOST。為了簡(jiǎn)單，已知假設(shè)在非選擇時(shí)所有的MOST的閾值電壓VT為相等的閾值電壓時(shí)，通過開關(guān)MP亞閾值電流被降低到WP/nW。這里，WP和W分別是開關(guān)MOST(MP)和反相器的輸出MOST(MW)的溝道寬度。這里，對(duì)WP和W考慮選擇時(shí)的條件時(shí)，某種關(guān)系成立。即，在選擇時(shí)使該開關(guān)MOST導(dǎo)通，從而僅驅(qū)動(dòng)BLK內(nèi)的一個(gè)反相器，所以如果兩者(MP和反相器內(nèi)的輸出級(jí)PMOST)為相同的VT，選擇為WP＝10W左右，則即使附加該開關(guān)，也可以驅(qū)動(dòng)字線而幾乎不降低速度。因此，在非選擇時(shí)，亞閾值電流被降低到10/n左右，n越大、即字線越多，亞閾值電流越被降低。這里，通過變換器CNV，可以使開關(guān)MOST的VT在選擇時(shí)足夠小，或者如上述那樣可以為耗盡型，所以可以使取得驅(qū)動(dòng)電流的部分的WP足以小到小于等于10W。因此，開關(guān)MOST可以小型化。圖5B是另一實(shí)施例。已知將一個(gè)塊分割為多個(gè)子塊，僅選擇要選擇的子塊時(shí)，作為整體進(jìn)行低消耗電流化。本實(shí)施例是在各個(gè)子塊中附加了具有圖5A的選擇功能的開關(guān)。僅使與要選擇的子塊對(duì)應(yīng)的開關(guān)MOST導(dǎo)通。與圖5A相比，各開關(guān)MOST的尺寸可以減小與分割部分對(duì)應(yīng)的大小，因此其阱電容可以減小。因此，由于僅選擇、驅(qū)動(dòng)一個(gè)具有這樣小的阱電容的開關(guān)MOST就可以，所以消耗功率低。
再有，圖4、圖5的實(shí)施例是使用了圖6A的電源開關(guān)的例子，但如圖6B所示，也可以使用將柵極和阱直接連接而對(duì)該柵極施加VDH和VBB振幅的脈沖的電源開關(guān)。由于是大振幅的開關(guān)，所以VT變化可以增大，此外，如圖8中所述那樣，在同時(shí)地集中驅(qū)動(dòng)許多開關(guān)MOST的情況下，由于可以省略驅(qū)動(dòng)各開關(guān)MOST的變換器CNV，所以整體的面積小。
發(fā)明人開始注意到在圖13B的以往電路中根據(jù)其應(yīng)用而具有放大作用的情況。圖7是利用該以往電路的放大作用的放大器。圖7A是用于DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)等中的鎖存式讀出放大器。將柵極和阱連接時(shí)，輸入電壓有效地增大。即，有效地具有放大效果。例如，以一個(gè)輸入(in1)是在浮置電壓VDD/2上重疊了信號(hào)電壓vs的VDD/2-vs，另一輸入(in2)為浮置電壓VDD/2的情況為例。因此，NMOST(MN1和MN2)的阱電壓也分別為VDD/2和VDD/2-vs。從圖2可知，MN2的VT通過負(fù)的信號(hào)電壓vs僅增大δVT。即，僅該部分難以使MN2導(dǎo)通。相反，僅該部分容易使MN1導(dǎo)通。因?yàn)橛行盘?hào)電壓增大了δVT。因此，對(duì)公用端子/ACT輸入起動(dòng)脈沖時(shí)，MN1更容易導(dǎo)通，輸入(in1)高速地放電到0V。在該過程中，MN2更加難以導(dǎo)通，輸入(in2)為某個(gè)一定的電壓時(shí)放電停止。圖7B是常用于SRAM等中的周知的電流鏡型放大器，同樣有效地具有放大效果。其中，VREF是參照電壓。
圖8是將圖6B的開關(guān)的NMOST方案和圖7A的放大器組合的DRAM的讀出類電路。如周知的那樣，存儲(chǔ)器單元陣列內(nèi)的某一存儲(chǔ)器單元(圖中省略)被讀出時(shí)，在被以VDD/2的電壓預(yù)充電的數(shù)據(jù)對(duì)線(DL0、/DL0等)的一個(gè)上，例如輸出負(fù)的信號(hào)電壓vs。該信號(hào)通常小到100mV左右，所以如圖7所示的周知的交叉耦合的NMOS放大器和PMOS放大器為縱向累積的鎖存式CMOS讀出放大器(SA)，將該信號(hào)放大至VDD。使驅(qū)動(dòng)MOST(MND和MPD)導(dǎo)通時(shí)，開始放大，但通常使MND導(dǎo)通而由NMOST首先放大，然后使MPD導(dǎo)通而由PMOST放大器放大。其結(jié)果，初始電壓大的數(shù)據(jù)線(圖中為/DL0)充電至VDD，初始電壓小的數(shù)據(jù)線(DL0)放電到0V。即，構(gòu)成放大器的MOST的柵極和阱被連接，所以如上述那樣，信號(hào)被有效地放大。即，MN2的VT更大，所以MND導(dǎo)通時(shí)數(shù)據(jù)線DL0向0V開始放電。然后，MPD導(dǎo)通時(shí)，由于DL0被不斷放電，所以MP2的VT變小，MP2對(duì)數(shù)據(jù)線/DL0進(jìn)一步充電。由此，MN1造成的DL0的放電被加速，接著DL0為0V，而/DL0為VDD。此外，驅(qū)動(dòng)MOST受振幅大的電壓控制，所以使非動(dòng)作時(shí)的VT依然保持在一定的大的值，可以使動(dòng)作時(shí)的VT足夠低，所以在動(dòng)作時(shí)可以高速地驅(qū)動(dòng)放大器。
圖9是以靈活使用將柵極和阱進(jìn)行連接的電路的反相器，將芯片內(nèi)部的數(shù)據(jù)總線等的特別大的負(fù)載電容以低消耗功率高速地驅(qū)動(dòng)的實(shí)施例。如周知那樣，大的負(fù)載電容最好是從低消耗功率的點(diǎn)起以低電壓驅(qū)動(dòng)。但是，這樣的話，在通常的CMOS中速度下降。該圖是內(nèi)部的主要電路以從VDH(1)到VBB(0V)的1V的振幅進(jìn)行驅(qū)動(dòng)，或內(nèi)部的大的總線電容以從VDD(0.75V)到VSH(0.25V)的0.5V的振幅進(jìn)行驅(qū)動(dòng)的例子。芯片內(nèi)的發(fā)送端的反相器內(nèi)MOST被以大的邏輯振幅驅(qū)動(dòng)，所以即使將柵極和阱直接連接，VT的變化也大，因此，總線被以1V振幅高速地驅(qū)動(dòng)。另一方面，在該芯片內(nèi)的接收端，以與圖3相同的動(dòng)作，進(jìn)行高速地電平變換到與發(fā)送端的輸入相同的邏輯振幅。這里，VDD和VSH被設(shè)定在VDH和VBB之間。這些電壓的相對(duì)關(guān)系與圖1相同，但在本例中VBB不是負(fù)電壓而被設(shè)定為地電平。這是因?yàn)榫驮谛酒瑑?nèi)產(chǎn)生負(fù)電壓來說，使用電荷泵電路，但由于其電流驅(qū)動(dòng)能力不足，所以難以用穩(wěn)定電平的VBB驅(qū)動(dòng)數(shù)據(jù)總線那樣大的負(fù)載電容。再有，在本實(shí)施例，即使與以往的柵極和阱的連接是相同的，但有阱電壓振幅比漏極電壓振幅或源極電壓振幅大，或發(fā)送端的第1電路內(nèi)MOST的阱電壓振幅和接收端的阱電壓振幅有所不同的差異。
再有，至此實(shí)施例中使用的雙柵極MOST結(jié)構(gòu)將輸入信號(hào)輸入到上部MOST的柵極，能夠以輸入到下部的阱的電壓來控制MOST整體的VT，但可以使這些功能相反。即，也可以是將輸入信號(hào)輸入到阱，而將VT的控制電壓輸入到上部MOST的柵極的電路方式。
根據(jù)上述實(shí)施例，可以提供低電壓、低消耗功率、高速化或小型化的半導(dǎo)體器件。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，具有第1電路和第2電路，所述第1電路和第2電路包含具有雙重柵極和SOI層完全耗盡的SOI結(jié)構(gòu)的MOS晶體管，所述雙重柵極包括第1柵極和作為存在于埋入氧化膜之下的阱層的第2柵極，所述第2電路是控制所述第1電路內(nèi)的該MOS晶體管的該第1柵極或該第2柵極的電壓的電路，所述第2電路的輸出電壓振幅比所述第1電路的輸入電壓振幅大。
2.如權(quán)利要求1的半導(dǎo)體器件，其特征在于控制所述第1電路內(nèi)的該MOS晶體管的該第1柵極或該第2柵極的電壓，以使該MOS晶體管的閾值電壓在導(dǎo)通時(shí)變小、或在非導(dǎo)通時(shí)變大。
3.如權(quán)利要求1的半導(dǎo)體器件，其特征在于所述第1電路的輸入電壓的高電平和低電平被設(shè)定在該電路內(nèi)的MOS晶體管的該第1柵極或第2柵極的高電平和低電平的內(nèi)部。
4.如權(quán)利要求1的半導(dǎo)體器件，其特征在于所述第2電路包括直接連接了該第1柵極和該第2柵極的該MOS晶體管。
5.如權(quán)利要求1的半導(dǎo)體器件，其特征在于所述第2電路的輸入MOS晶體管的第1柵極和第2柵極彼此連接。
6.如權(quán)利要求1的半導(dǎo)體器件，其特征在于所述第2電路包括以比所述第1電路的輸入電壓大的電壓動(dòng)作且連接有第1柵極和第2柵極的MOS晶體管。
7.如權(quán)利要求1的半導(dǎo)體器件，其特征在于所述第2電路內(nèi)的至少輸入MOS晶體管在非導(dǎo)通時(shí)的閾值電壓比該第1電路內(nèi)的MOS晶體管在非導(dǎo)通時(shí)的閾值電壓小。
8.如權(quán)利要求1的半導(dǎo)體器件，其特征在于所述第2電路是檢測(cè)所述第1電路的輸入電壓、并將該檢測(cè)到的電壓變換為比所述第1電路的輸入電壓大的電壓的電路。
9.如權(quán)利要求1的半導(dǎo)體器件，其特征在于所述第1電路內(nèi)的MOS晶體管在非導(dǎo)通時(shí)的閾值電壓被設(shè)定為比容許亞閾值電流的最小閾值電壓大的值。
10.一種半導(dǎo)體器件，其特征在于，包括具有雙重柵極和SOI層完全耗盡的SOI結(jié)構(gòu)的MOS晶體管，所述雙重柵極包括第1柵極和作為存在于埋入氧化膜之下的阱層的第2柵極，以不同的電壓振幅驅(qū)動(dòng)該第1柵極和該第2柵極。
11.如權(quán)利要求10的半導(dǎo)體器件，其特征在于該第2柵極的電壓振幅比該第1柵極的電壓振幅大。
12.一種半導(dǎo)體器件，其特征在于，包括具有雙重柵極和SOI層完全耗盡的SOI結(jié)構(gòu)的MOS晶體管，所述雙重柵極包括第1柵極和作為存在于埋入氧化膜之下的阱層的第2柵極，所述MOS晶體管在非導(dǎo)通時(shí)為增強(qiáng)型晶體管，在導(dǎo)通時(shí)為耗盡型晶體管。
13.一種半導(dǎo)體器件，其特征在于，包括具有雙重柵極和SOI層完全耗盡的SOI結(jié)構(gòu)的MOS晶體管，所述雙重柵極包括第1柵極和作為存在于埋入氧化膜之下的阱層的第2柵極，所述MOS晶體管的任一個(gè)柵極電壓振幅都比該MOS晶體管的漏極或源極的電壓振幅大。
14.一種半導(dǎo)體器件，其特征在于，重復(fù)電路構(gòu)成的電路塊的電源開關(guān)是權(quán)利要求10或權(quán)利要求13的MOS晶體管。
15.一種半導(dǎo)體器件，其特征在于，分別與多個(gè)子塊中的每一個(gè)子塊連接并被選擇性激活的電源開關(guān)是權(quán)利要求10或權(quán)利要求13的MOS晶體管。
16.如權(quán)利要求13的半導(dǎo)體器件，其特征在于該MOS晶體管是連接了第1柵極和第2柵極的晶體管。
17.一種半導(dǎo)體器件，其特征在于，具有第1電路和第2電路，所述第1電路和第2電路包含具有雙重柵極和SOI層完全耗盡的SOI結(jié)構(gòu)的MOS晶體管，所述雙重柵極包括第1柵極和作為存在于埋入氧化膜之下的阱層的第2柵極，所述第1電路內(nèi)的MOS晶體管的阱電壓振幅和所述第2電路內(nèi)的MOS晶體管的阱電壓振幅不同。
18.一種半導(dǎo)體器件，其特征在于，包括具有雙重柵極和SOI層完全耗盡的SOI結(jié)構(gòu)的MOS晶體管，所述雙重柵極包括第1柵極和作為存在于埋入氧化膜之下的阱層的第2柵極，所述MOS晶體管的第1柵極和第2柵極彼此連接，該柵極為差動(dòng)放大器的輸入。
19.一種半導(dǎo)體器件，其特征在于，包括具有雙重柵極和SOI層完全耗盡的SOI結(jié)構(gòu)的MOS晶體管，所述雙重柵極包括第1柵極和作為存在于埋入氧化膜之下的阱層的第2柵極，在所述MOS晶體管中，該第2柵極的絕緣膜厚度以氧化硅膜厚換算時(shí)為1.5nm至2nm左右。
全文摘要
一種低電壓、低消耗功率、高速化或小型化的CMOS電路。在采用通過阱來控制反向柵極的FD－SOI的電路(INV)中，形成采用了使阱的電壓振幅比柵極的輸入電壓振幅大，增強(qiáng)型和耗盡型動(dòng)態(tài)地改變的MOST的電路。
文檔編號(hào)H03K19/00GK1897284SQ200610009369
公開日2007年1月17日 申請(qǐng)日期2006年2月28日 優(yōu)先權(quán)日2005年7月11日
發(fā)明者伊藤清男, 土屋龍?zhí)? 河原尊之 申請(qǐng)人:株式會(huì)社日立制作所