專利名稱：波形整形電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種波形整形電路，其通過對具有斜坡的數(shù)字輸入信號或模擬輸入信號的波形進(jìn)行整形，輸出數(shù)字信號。
背景技術(shù)：
圖17A示出了利用施密特觸發(fā)器電路的結(jié)構(gòu)，作為傳統(tǒng)波形整形電路的實現(xiàn)示例。為了簡化解釋，此波形整形電路示出了考慮到輸入信號IN從低(地電位GND)變化為高(電源電位VDD)的情況而設(shè)計的電路結(jié)構(gòu)。如圖17A的方框圖所示，此傳統(tǒng)的波形整形電路包括控制電位設(shè)置裝置11，用于根據(jù)輸入信號IN，產(chǎn)生控制電位；以及輸出裝置13，用于根據(jù)來自控制電位設(shè)置裝置11的輸出控制電位，輸出輸出信號OUT。
圖17B示出了具體的電路示例。在圖17B中，參考符號Q1和Q15表示P溝道MOS晶體管；Q2、Q3、Q4和Q16表示N溝道MOS晶體管；以及VDD表示電源電位?？刂齐娢辉O(shè)置裝置11由晶體管Q1、Q2、Q3和Q4構(gòu)成，而輸出裝置13由晶體管Q15和Q16構(gòu)成。這些元件構(gòu)成了波形整形電路。此波形整形電路輸出具有與輸入信號IN相同極性的信號。如果添加一個非門與輸出裝置13串聯(lián)，則波形整形電路輸出輸入信號IN的反相信號。
圖18A是示出了圖17B所示的波形整形電路的操作的電壓波形圖。假設(shè)輸入信號IN逐漸從低變?yōu)楦?，?dāng)輸入信號IN超過邏輯閾值Vth時，輸出信號變?yōu)楦?。?dāng)輸入信號IN超過邏輯閾值Vth時，晶體管Q4的柵極電位(圖17B中N1的電位)降低，從而使晶體管Q4截止。結(jié)果，波形整形電路的邏輯閾值Vth稍微降低，所以即使輸入信號IN由于外部噪聲等的影響而波動，仍然可以穩(wěn)定地輸出高，作為輸出電位。
即，圖17B所示的波形整形電路具有根據(jù)作為邊界的邏輯閾值Vth，將輸入信號IN的波形穩(wěn)定地整形為低或高數(shù)字信號的功能。當(dāng)輸入信號IN從高變到低時，通過使用其中通過交換圖17B中所示的結(jié)構(gòu)(稱為第一結(jié)構(gòu))中的MOS晶體管的極性來交換電源電壓VDD和地GND而得到的結(jié)構(gòu)(稱為第二結(jié)構(gòu))，可以獲得相同的效果。由于輸入信號IN通常從低變到高以及從高變到低，實際上使用通過組合第一結(jié)構(gòu)和第二結(jié)構(gòu)而獲得的電路結(jié)構(gòu)(例如，參考文獻(xiàn)[Neil H.E.Westeand another.“PRINCIPLES OF CMOS VLSI DESIGN-A SystemsPerspective”，the 2nded.，Addison-Wesley Publishing Company，1994，p.367])。
但是，如圖18B所示，傳統(tǒng)的波形整形電路具有以下問題如果輸入信號IN接近邏輯閾值Vth，則較大的直通電流(匯點(diǎn)電流)Itotal從電源電位VDD流向地GND。直通電流Itotal的路徑為其中電流從電源電位VDD通過晶體管Q1、Q2和Q3且通過晶體管Q4和Q3流向地GND的路徑，由于當(dāng)輸入信號IN接近邏輯閾值Vth時，晶體管Q1、Q2、Q3和Q4微弱地導(dǎo)通；以及其中電流從電源電位VDD通過晶體管Q15和Q16流向地GND的路徑，由于當(dāng)晶體管Q4的柵極電位N1接近邏輯閾值Vth時，晶體管Q15和Q16微弱地導(dǎo)通。如圖17B所示，假設(shè)I1為流經(jīng)晶體管Q15和Q16的直通電流，且I2為流經(jīng)晶體管Q3的直通電流，則Itotal＝I1+I2。
輸入信號IN的變化越緩和，直通電流Itotal流動的時間越長。因此，在使用大量波形整形電路的應(yīng)用中，直通電流占據(jù)了整個電路的電流消耗的絕大部分，所以需要通過準(zhǔn)備具有大電流容量的電源或者通過限制波形整形電路的數(shù)量，來抑制電流消耗。
作為傳統(tǒng)的直通電流減小方法，日本專利未審公開No.9-83345公開了一種通過在直通電流路徑中串聯(lián)開關(guān)晶體管通過時鐘信號等進(jìn)行控制的方法。此方法在輸入處于中間電位且直通電流流動時，使串聯(lián)開關(guān)晶體管截止，而在確定了輸入信號且沒有直通電流流動時，使開關(guān)晶體管導(dǎo)通。不幸的是，盡管在日本專利未審公開No.9-83345中公開的方法能夠消除直通電流，其卻不能捕獲輸入信號超過波形整形電路的邏輯閾值的時刻。即，不能如日本專利No.3082141所公開的那樣，使用此方法來檢測具有斜坡的模擬輸入信號超過邏輯閾值的時間。
另一種直通電流減小方法是通過使用動態(tài)操作來減小直通電流。在此動態(tài)操作中，將電路的每個節(jié)點(diǎn)設(shè)置為(充電或放電到)在操作之前確定的電位，并在操作期間，使開關(guān)晶體管截止，從而沒有直通電流流動。當(dāng)輸入信號導(dǎo)通電路中的晶體管時，對充電電荷放電(或者對放電電荷充電)，以及輸出電壓改變。這使其能夠減小直通電流，同時，捕獲輸入信號超過波形整形電路的邏輯閾值的時刻。
不幸的是，通過動態(tài)操作減小直通電流的波形整形電路具有以下問題電路的閾值為晶體管的閾值電壓(通常為0.4到0.6V)。通常，將邏輯閾值設(shè)置在電源電位的大約一半是適當(dāng)?shù)?例如，當(dāng)電源電壓為3.3V時，設(shè)置為1.6到1.7V)，但在利用動態(tài)操作的波形整形電路中不能實現(xiàn)這種設(shè)置。因此，并未提出任何能夠在通過動態(tài)操作來減小直通電流的同時設(shè)置通常的閾值的傳統(tǒng)方法。

發(fā)明內(nèi)容
本發(fā)明的目的是提出一種波形整形電路，能夠在使用動態(tài)操作來減小操作期間的直通電流的同時，將邏輯閾值設(shè)置為適當(dāng)值，以便解決上述問題。
本發(fā)明提出了一種波形整形電路，其根據(jù)邏輯閾值，區(qū)分電平，并對在第一電源電位和第二電源電位之間變化的輸入信號的波形進(jìn)行整形，包括第一控制電位設(shè)置裝置，用于產(chǎn)生第一控制電位；第二控制電位設(shè)置裝置，用于依據(jù)輸入信號的變化產(chǎn)生沿與輸入信號相同的方向變化的第二控制電位；輸出裝置，包括第一導(dǎo)電型的第一晶體管，第一控制電位施加在其柵極端，且第二控制電位施加在其源極端；以及第二導(dǎo)電型的第二晶體管，第一電源電位施加在其源極端，且其漏極端與第一晶體管的漏極端相連，所述輸出裝置輸出具有第一和第二晶體管的漏極端電位的輸出信號；以及復(fù)位裝置，用于將用于使第二晶體管截止的復(fù)位信號施加到第二晶體管的柵極端，其中當(dāng)輸入信號達(dá)到邏輯閾值附近時，第一控制電位設(shè)置裝置產(chǎn)生反轉(zhuǎn)與第二控制電位之間的大小關(guān)系的第一控制電位，以及輸出裝置根據(jù)第一控制電位、第二控制電位和復(fù)位信號，產(chǎn)生具有預(yù)定電位的輸出信號。
在本發(fā)明的波形整形電路的結(jié)構(gòu)示例中，第一控制電位設(shè)置裝置包括第一導(dǎo)電型的第三晶體管，第二電源電位施加在其源極端，且其漏極端作為第一控制電位設(shè)置裝置的輸出與第一晶體管的柵極端相連；第二導(dǎo)電型的第四晶體管，輸入信號輸入到其柵極端，且其漏極端作為第一控制電位設(shè)置裝置的輸出與第一晶體管的柵極端相連；第二導(dǎo)電型的第五晶體管，復(fù)位信號輸入其柵極端，第一電源電位施加在其源極端，且其漏極端與第四晶體管的源極端相連；非門，復(fù)位信號輸入其輸入端，且其輸出端與第三晶體管的柵極端相連；以及第一電容元件，其第一端與第四晶體管的源極端和第五晶體管的漏極端相連，且第三電源電位施加在其第二端，以及復(fù)位裝置在波形整形電路進(jìn)行操作之前，輸出使第三晶體管和第五晶體管導(dǎo)通的復(fù)位信號，而在波形整形電路進(jìn)行操作期間，輸出使第三晶體管和第五晶體管截止的復(fù)位信號。
在本發(fā)明的波形整形電路的結(jié)構(gòu)示例中，第一控制電位設(shè)置裝置還包括第二電容元件，其第一端與第三晶體管的漏極端相連，且第四電源電位施加在其第二端。
在本發(fā)明的波形整形電路的結(jié)構(gòu)示例中，復(fù)位裝置輸出復(fù)位信號，從而在使第一晶體管導(dǎo)通之前，使第二晶體管截止。
在本發(fā)明的波形整形電路的結(jié)構(gòu)示例中，復(fù)位裝置輸出復(fù)位信號，從而在使第一晶體管導(dǎo)通之前，使第二晶體管截止，以及在使第四晶體管導(dǎo)通之前，使第三晶體管和第五晶體管截止。
在本發(fā)明的波形整形電路的結(jié)構(gòu)示例中，第二控制電位設(shè)置裝置將第二控制電位設(shè)置為與輸入信號相同的電位。
在本發(fā)明的波形整形電路的結(jié)構(gòu)示例中，第二控制電位設(shè)置裝置包括信號線，其短路波形整形電路的輸入端和第一晶體管的源極端，并將第二控制電位設(shè)置為與輸入信號相同的電位。
在本發(fā)明的波形整形電路的結(jié)構(gòu)示例中，第二控制電位設(shè)置裝置包括第二導(dǎo)電型的第六晶體管，輸入信號施加在其柵極端，第二電源電位施加在其漏極端，且其源極端與第一晶體管的源極端相連，并輸出第六晶體管的源極端電位，作為第二控制電位。
本發(fā)明的波形整形電路的結(jié)構(gòu)示例還包括第三控制電位設(shè)置裝置，用于在輸入信號超過邏輯閾值時，根據(jù)輸出信號的電位，補(bǔ)償?shù)诙刂齐娢弧?br> 在本發(fā)明的波形整形電路的結(jié)構(gòu)示例中，第三控制電位設(shè)置裝置包括第二導(dǎo)電型的第七晶體管，輸出信號輸入其柵極端，第二電源電位施加在其漏極端，且其源極端與第二控制電位設(shè)置裝置的輸入端或輸出端相連。
本發(fā)明的波形整形電路的結(jié)構(gòu)示例還包括第三控制電位設(shè)置裝置，用于在輸入信號超過邏輯閾值時，根據(jù)第一控制電位，補(bǔ)償?shù)诙刂齐娢弧?br> 在本發(fā)明的波形整形電路的結(jié)構(gòu)示例中，第三控制電位設(shè)置裝置包括第一導(dǎo)電型的第八晶體管，第一控制電位輸入其柵極端，第二電源電位施加在其源極端，且其漏極端與第二控制電位設(shè)置裝置的輸入端或輸出端相連。
在本發(fā)明的波形整形電路的結(jié)構(gòu)示例中，由MOS電容器構(gòu)成第一電容元件。
在本發(fā)明的波形整形電路的結(jié)構(gòu)示例中，由MOS電容器構(gòu)成第一電容元件和第二電容元件。
在本發(fā)明的波形整形電路的結(jié)構(gòu)示例中，第一導(dǎo)電型是P溝道型，第二導(dǎo)電型是N溝道型，第一電源電位是地電位，以及第二電源電位高于第一電源電位。
在本發(fā)明的波形整形電路的結(jié)構(gòu)示例中，第一導(dǎo)電型是N溝道型，第二導(dǎo)電型是P溝道型，第一電源電位高于地電位，以及第二電源電位為地電位。


圖1是示出了本發(fā)明第一實施例的波形整形電路的原理的方框圖；圖2是示出了本發(fā)明第一實施例的波形整形電路的結(jié)構(gòu)的方框圖；圖3A和3B分別是示出了圖2所示的波形整形電路的操作的電壓波形圖和直通電流波形圖；圖4是示出了本發(fā)明第二實施例的波形整形電路的結(jié)構(gòu)的方框圖；圖5A和5B分別是示出了圖4所示的波形整形電路的操作的電壓波形圖和直通電流波形圖；圖6是示出了本發(fā)明第三實施例的波形整形電路的結(jié)構(gòu)的方框圖；圖7是示出了本發(fā)明第四實施例的波形整形電路的結(jié)構(gòu)的方框圖；圖8是示出了本發(fā)明第五實施例的波形整形電路的結(jié)構(gòu)的方框圖；圖9是示出了本發(fā)明第六實施例的波形整形電路的原理的方框圖；圖10是示出了圖9所示的波形整形電路的實現(xiàn)示例的方框圖；圖11A和11B分別是示出了圖10所示的波形整形電路的操作的電壓波形圖和直通電流波形圖；圖12是示出了本發(fā)明第七實施例的波形整形電路的結(jié)構(gòu)的方框圖；圖13是示出了本發(fā)明第八實施例的波形整形電路的原理的方框圖；圖14是示出了圖13所示的波形整形電路的實現(xiàn)示例的方框圖；圖15A和15B分別是示出了圖14所示的波形整形電路的操作的電壓波形圖和直通電流波形圖；圖16是示出了本發(fā)明第九實施例的波形整形電路的結(jié)構(gòu)的方框圖
圖17A和17B分別是示出了傳統(tǒng)波形整形電路的結(jié)構(gòu)的方框圖和電路圖；以及圖18A和18B分別是示出了圖17所示的波形整形電路的操作的電壓波形圖和直通電流波形圖。
具體實施例方式圖1是示出了本發(fā)明第一實施例的波形整形電路的原理的方框圖。在本實施例中，在圖18B所示的直通電流Itotal中，流經(jīng)輸出裝置的直通電流I1減小到零。圖1所示的波形整形電路包括第一控制電位設(shè)置裝置1，用于產(chǎn)生第一控制電位N2；第二控制電位設(shè)置裝置2，用于依照輸入信號IN的變化產(chǎn)生沿與輸入信號IN相同的方向變化的第二控制電位N3；輸出裝置3，包括具有第一導(dǎo)電型的第一晶體管(未示出)和具有第二導(dǎo)電型的第二晶體管(未示出)，并根據(jù)第一控制電位N2、第二控制電位N3和復(fù)位信號RSET，產(chǎn)生具有預(yù)定電位的輸出信號OUT；以及復(fù)位裝置4，用于產(chǎn)生復(fù)位信號RSET，并在波形整形電路進(jìn)行操作期間，使第二晶體管截止。第一控制電位設(shè)置裝置1在輸入信號達(dá)到邏輯閾值附近時，產(chǎn)生反轉(zhuǎn)與第二控制電位N3之間的大小關(guān)系的第一控制電位N2。
與圖17A和17B所示的波形整形電路之間的區(qū)別分別在于形成了第二控制電位設(shè)置裝置2和復(fù)位裝置4，通過由復(fù)位裝置4切斷流經(jīng)輸出裝置3的第二晶體管的直通電流，將直通電流I1減小為零，以及通過使用第一控制電位設(shè)置裝置1和第二控制電位設(shè)置裝置2的兩個控制電位N2和N3來控制輸出裝置3的第一晶體管的導(dǎo)電狀態(tài)，對波形整形電路的邏輯閾值進(jìn)行控制。
圖2是示出了本發(fā)明第一實施例的波形整形電路的結(jié)構(gòu)的方框圖。輸出裝置3由以下元件構(gòu)成作為第一晶體管的P溝道MOS晶體管Q5，其柵極端與第一控制電位設(shè)置裝置1的輸出相連，其源極端與第二控制電位設(shè)置裝置2的輸出相連，且其漏極端與波形整形電路的輸出端相連；以及作為第二晶體管的N溝道MOS晶體管Q6，其柵極端與復(fù)位裝置4的輸出相連，作為第一電源電位的地電位GND施加在其源極端，且其漏極端與波形整形電路的輸出端相連。
例如，第一控制電位設(shè)置裝置1可以具有與圖17B所示的控制電位設(shè)置裝置11相同的結(jié)構(gòu)。
復(fù)位裝置4具有開關(guān)SW，其有選擇地輸出作為第二電源電位的電源電位VDD，或作為第一電源電位的地電位GND。
在本實施例中，通過從復(fù)位裝置4輸出的復(fù)位信號RSET切斷流經(jīng)N溝道MOS晶體管Q6的直通電流。如果輸入信號IN超過邏輯閾值Vth，則可以通過由第一控制電位設(shè)置裝置1和第二控制電位設(shè)置裝置2使P溝道MOS晶體管Q5導(dǎo)通，而輸出處于高電平的輸出信號OUT。
下面，將對圖2所示的波形整形電路的操作進(jìn)行解釋。圖3A是示出了圖2所示的波形整形電路的操作的電壓波形圖。首先，復(fù)位裝置4在波形整形電路進(jìn)行操作之前(當(dāng)不存在輸入信號時，或者當(dāng)將輸入信號IN固定在地電位GND時)，將復(fù)位信號RSET設(shè)置為高。由于N溝道MOS晶體管Q6導(dǎo)通，將輸出信號OUT設(shè)置為低。在這種狀態(tài)下，第一控制電位設(shè)置裝置1將第一控制電位N2設(shè)置為高，所以晶體管Q5截止。
當(dāng)波形整形電路進(jìn)行操作時，復(fù)位裝置4將復(fù)位信號RSET設(shè)置為低。結(jié)果，晶體管Q6截止，所以在波形整形電路進(jìn)行操作期間，即使晶體管Q5導(dǎo)通，仍然沒有直通電流I1從電源電位VDD通過輸出裝置3的晶體管Q5和Q6流動。應(yīng)當(dāng)注意的是，復(fù)位裝置4只需設(shè)置復(fù)位信號RSET，使得當(dāng)輸入信號IN從低變?yōu)楦邥r，在使晶體管Q5導(dǎo)通之前，使晶體管Q6截止。
當(dāng)輸入信號IN逐漸增加時，從第一控制電位設(shè)置裝置1輸出的第一控制電位N2(晶體管Q5的柵極電位)逐漸減小。另一方面，從第二控制電位設(shè)置裝置2輸出的第二控制電位N3(晶體管Q5的源極電位)逐漸上升。當(dāng)?shù)谝豢刂齐娢籒2和第二控制電位N3之間的大小關(guān)系反轉(zhuǎn)且晶體管Q5的柵極對源極電位超過晶體管Q5的閾值電壓VT5時，晶體管Q5導(dǎo)通，并向波形整形電路的輸出端輸出處于源極電位(輸入信號IN的電位)的輸出信號OUT。在這種狀態(tài)下，輸入信號IN的電位為邏輯閾值Vth。在晶體管Q5導(dǎo)通之后，輸出信號OUT上升到與輸入信號IN相同的電位。
圖3B是示出了圖2所示的波形整形電路的操作的直通電流波形圖。如上所述，復(fù)位裝置4在波形整形電路進(jìn)行操作時，使晶體管Q6截止。因此，可以將從電源電位VDD通過輸出裝置3的晶體管Q6流動的直通電流I1減小為零。結(jié)果，流經(jīng)第一控制電位設(shè)置裝置1的直通電流I2成為直通電流Itotal的惟一分量(Itotal＝I2)。
在上述本實施例中，可以通過動態(tài)操作消除直通電流I1。因此，在將本實施例的波形整形電路應(yīng)用于使用多個波形整形電路的應(yīng)用時，可以有效地減小每個波形整形電路的直通電流，從而極大地減小了整個電路的功率消耗。因為能夠減輕對電源設(shè)備的電流容量的限制，并消除了由于與波形整形電路的數(shù)量有關(guān)的功率消耗而引起的限制，此效果顯著。應(yīng)當(dāng)注意的是，通過使用第一控制電位設(shè)置裝置1和第二控制電位設(shè)置裝置2來控制輸出裝置3的晶體管Q5的柵極端和源極端，能夠通過動態(tài)操作減小直通電流，與此同時，控制晶體管Q5導(dǎo)通時的邏輯閾值，從而將波形整形電路的邏輯閾值Vth設(shè)置為適當(dāng)?shù)臄?shù)值。
為了簡化解釋，本實施例示出了考慮到輸入信號IN從低(地電位GND)變化為高(電源電位VDD)的情況而設(shè)計的電路結(jié)構(gòu)。如果輸入信號IN從高變到低，在圖2中，只需以N溝道MOS晶體管代替P溝道MOS晶體管Q5，且以P溝道MOS晶體管代替N溝道MOS晶體管Q6，并將第一電源電位設(shè)置為電源電位VDD，將第二電源電位設(shè)置為地電位GND，以及復(fù)位信號RSET在波形整形電路進(jìn)行操作之前為低，在波形整形電路進(jìn)行操作期間為高。
在本實施例中，并未清晰地示出第一控制電位設(shè)置裝置1和第二控制電位設(shè)置裝置2的結(jié)構(gòu)細(xì)節(jié)。但是，只要第二控制電位設(shè)置裝置2產(chǎn)生沿與輸入信號IN相同的方向變化的第二控制電位N3，第二控制電位設(shè)置裝置2可以采用任意結(jié)構(gòu)。同樣地，只要第一控制電位設(shè)置裝置1產(chǎn)生當(dāng)輸入信號IN達(dá)到邏輯閾值Vth附近時反轉(zhuǎn)與第二控制電位N3之間的大小關(guān)系的第一控制電位N2，第一控制電位設(shè)置裝置1可以采用任意結(jié)構(gòu)。
下面，將對本發(fā)明的第二實施例進(jìn)行描述。圖4是示出了本發(fā)明第二實施例的波形整形電路的結(jié)構(gòu)的方框圖。在本實施例中，與第一實施例中一樣，將流經(jīng)輸入裝置3的直通電流I1減小為零，以及，還將流經(jīng)第一控制電位設(shè)置裝置1a的直通電流I2減小為零。輸入信號IN、第一控制電位N2和第二控制電位N3之間的關(guān)系與第一實施例中所解釋的相同。
第一控制電位設(shè)置裝置1a包括作為第三晶體管的P溝道MOS晶體管Q7，第二電源電位VDD施加在其源極端，且其漏極端作為第一控制電位設(shè)置裝置1a的輸出與晶體管Q5的柵極端相連；作為第四晶體管的N溝道MOS晶體管Q8，輸入信號IN輸入其柵極端，且其漏極端作為第一控制電位設(shè)置裝置1a的輸出與晶體管Q5的柵極端相連；作為第五晶體管的N溝道MOS晶體管Q9，復(fù)位信號RSET輸入其柵極端，地電位GND施加在其源極端，且其漏極端與晶體管Q8的源極相連；非門INV，復(fù)位信號RSET輸入其輸入端，且其輸出端與晶體管Q7的柵極端相連；以及第一電容元件Cg，其第一端與晶體管Q8的源極端和晶體管Q9的漏極端相連，且第三電源電位施加在其第二端。
可以由MOS電容器、MIM(金屬-絕緣體-金屬)電容器或PIP(Poly-絕緣體-Poly)電容器實現(xiàn)電容元件Cg。在將MOS電容器用作電容元件Cg時，第三電源電位可以是使MOS電容器的MOSFET導(dǎo)通的電位。在將MIM電容器或PIP電容器用作電容元件Cg時，第三電源電位可以是任意電位。在本實施例中，第三電源電位為地電位GND。
下面，將對圖4所示的波形整形電路的操作進(jìn)行描述。圖5A是示出了圖4所示的波形整形電路的操作的電壓波形圖。首先，在波形整形電路進(jìn)行操作之前(當(dāng)不存在輸入信號時，或者當(dāng)將輸入信號IN固定在地電位GND時)，復(fù)位裝置4將復(fù)位信號RSET設(shè)置為高。由于使N溝道MOS晶體管Q6導(dǎo)通，將輸出信號OUT設(shè)置為低。此外，由于復(fù)位信號RSET被設(shè)置為高，P溝道晶體管Q7和N溝道晶體管Q9導(dǎo)通，所以將電容元件Cg放電到地電位GND。結(jié)果，將第一控制電位N2設(shè)置為高，晶體管Q5截止。
當(dāng)對波形整形電路進(jìn)行操作時，復(fù)位裝置4將復(fù)位信號RSET設(shè)置為低。由于這使得晶體管Q6截止，所以在波形整形電路進(jìn)行操作期間，即使晶體管Q5導(dǎo)通，仍然沒有直通電流I1從電源電位VDD通過輸出裝置3的晶體管Q5和Q6流動。類似地，因為復(fù)位信號RSET被設(shè)置為低，晶體管Q7和Q9截止，所以在波形整形電路進(jìn)行操作期間，即使晶體管Q8導(dǎo)通，仍然沒有直通電流I2從電源電位VDD通過第一控制電位設(shè)置裝置1a的晶體管Q7、Q8和Q9流動。應(yīng)當(dāng)注意的是，復(fù)位裝置4只需設(shè)置復(fù)位信號RSET，使得當(dāng)輸入信號IN從低變?yōu)楦邥r，在使晶體管Q5導(dǎo)通之前，使晶體管Q6截止，以及在使晶體管Q8導(dǎo)通之前，使晶體管Q7和Q9截止。
當(dāng)輸入信號IN逐漸增加并超過晶體管Q8的閾值電壓VT8時，晶體管Q8導(dǎo)通，所以晶體管Q8的漏極端與電容元件Cg相連。在這種狀態(tài)下，晶體管Q7和Q9已經(jīng)截止。由于與電容元件Cg相連，因此充在晶體管Q6的柵極端的寄生電容中的電荷開始向電容元件Cg運(yùn)動，且從第一控制電位設(shè)置裝置1a輸出的第一控制電位N2(晶體管Q5的柵極電位)逐漸降低。另一方面，從第二控制電位設(shè)置裝置2輸出的第二控制電位N3(晶體管Q5的源極電位)逐漸上升。
與第一實施例中一樣，當(dāng)?shù)谝豢刂齐娢籒2和第二控制電位N3之間的大小關(guān)系反轉(zhuǎn)且晶體管Q5的柵極對源極電位超過晶體管Q5的閾值電壓VT5時，晶體管Q5導(dǎo)通，并向波形整形電路的輸出端輸出處于源極電位(輸入信號IN的電位)的輸出信號OUT。
圖5B是示出了本實施例的波形整形電路的操作的直通電流波形圖。在本實施例中，與第一實施例中一樣，可以將從電源電位VDD通過輸出裝置3的晶體管Q6流動的直通電流I1減小為零。
而且，在本實施例中，第一控制電位設(shè)置裝置1a由電容元件Cg、用于初始化電容元件Cg的晶體管Q7和Q8以及用于短路電容元件Cg的晶體管Q9構(gòu)成，通過在波形整形電路進(jìn)行操作之前，由復(fù)位裝置4導(dǎo)通晶體管Q7和Q9，對電容元件Cg進(jìn)行初始化，以及在波形整形電路進(jìn)行操作期間，通過根據(jù)輸入信號IN的變化，導(dǎo)通晶體管Q8，將第一控制電位設(shè)置裝置1a的輸出與電容元件Cg相連，從而產(chǎn)生第一控制電位N2。因此，可以實現(xiàn)第一控制電位設(shè)置裝置1a，而不會產(chǎn)生任何通過第一控制電位設(shè)置裝置1a流動的直通電流I1。結(jié)果，如圖5B所示，直通電流Itotal為零。
在上述本實施例中，能夠區(qū)分電平，并對具有斜坡的數(shù)字輸入信號或模擬輸入信號進(jìn)行整形，而不會產(chǎn)生任何直通電流Itotal。而且，在本實施例中，可以通過電容元件Cg控制第一控制電位N2，所以，可以通過電容元件Cg的電容值，將波形整形電路的邏輯閾值Vth設(shè)置為適當(dāng)?shù)臄?shù)值。
下面，將對本發(fā)明的第三實施例進(jìn)行描述。圖6是示出了本發(fā)明第三實施例的波形整形電路的結(jié)構(gòu)的方框圖，其中與圖4中相同的參考數(shù)字表示相同的部件。
通過在第二實施例的第一控制電位設(shè)置裝置1a中添加第二電容元件Cv獲得本實施例的第一控制電位設(shè)置裝置1b，其中第二電容元件Cv的第一端與晶體管Q7和Q8的漏極端相連，且第四電源電位施加在其第二端。
類似于電容元件Cg，可以由MOS電容器、MIM(金屬-絕緣體-金屬)電容器或PIP(Poly-絕緣體-Poly)電容器實現(xiàn)電容元件Cv。在將MOS電容器用作電容元件Cv時，第四電源電位可以是使MOS電容器的MOSFET導(dǎo)通的電位。在將MIM電容器或PIP電容器用作電容元件Cv時，第四電源電位可以是任意電位。第四電源電位可以與第三電源電位相同或不同。在本實施例中，第四電源電位為地電位GND。
本實施例的波形整形電路的操作實質(zhì)上與第二實施例相同。不同之處在于當(dāng)復(fù)位信號RSET為高時，對電容元件Cv進(jìn)行充電；以及當(dāng)晶體管Q8導(dǎo)通時，電容元件Cv和Cg相連，且充在電容元件Cv中的電荷開始向電容元件Cg運(yùn)動，從而第一控制電位N2逐漸下降。
按照這種方式，在本實施例中可以獲得與第二實施例中相同的效果。此外，在本實施例中，可以通過電容元件Cg和Cv來控制第一控制電位N2。在第二實施例中，由電容元件Cg的電容值來確定第一控制電位N2，所以如果電容元件Cg的電容值由于工藝而發(fā)生變化，波形整形電路的邏輯閾值Vth也由于此變化的影響而變化。相反，在本實施例中，第一控制電位N2由電容元件Cg和Cv的電容比確定，所以可以穩(wěn)定地控制邏輯閾值Vth，而不受工藝變化的影響。本實施例不受到工藝變化的影響是因為即使電容元件Cg和Cv各自的電容由于工藝而發(fā)生變化，電容元件Cg和Cv的電容比并不改變。
為了簡化解釋，第二和第三實施例示出了考慮到輸入信號IN從低(地電位GND)變化為高(電源電位VDD)的情況而設(shè)計的電路結(jié)構(gòu)。當(dāng)輸入信號IN從高變到低時，在圖4和6中，只需以N溝道MOS晶體管代替P溝道MOS晶體管Q5和Q7，且以P溝道MOS晶體管代替N溝道MOS晶體管Q6、Q8和Q9，并將第一電源電位設(shè)置為電源電位VDD，將第二電源電位設(shè)置為地電位GND，以及復(fù)位信號RSET在波形整形電路進(jìn)行操作之前為低，在波形整形電路進(jìn)行操作期間為高。
下面，將對本發(fā)明的第四實施例進(jìn)行描述。圖7是示出了本發(fā)明第四實施例的波形整形電路的結(jié)構(gòu)的方框圖，其中與圖2中相同的參考數(shù)字表示相同的部件。本實施例示出了第二控制電位設(shè)置裝置2的示例。第二控制電位設(shè)置裝置2具有信號線W，其短路波形整形電路的輸入端和晶體管Q5的源極端。這允許輸入信號IN具有與第二控制電位N3相同的電位。
在本實施例中，可以實現(xiàn)第二控制電位設(shè)置裝置2而無需增加元件的數(shù)量，也不會產(chǎn)生任何通過第二控制電位設(shè)置裝置2流動的直通電流。
下面，將對本發(fā)明的第五實施例進(jìn)行描述。圖8是示出了本發(fā)明第五實施例的波形整形電路的結(jié)構(gòu)的方框圖，其中與圖2中相同的參考數(shù)字表示相同的部件。本實施例示出了第二控制電位設(shè)置裝置2的另一示例。
第二控制電位設(shè)置裝置2具有作為第六晶體管的N溝道MOS晶體管Q10，輸入信號IN施加在其柵極端，電源電位VDD施加在其漏極端，且其源極端與晶體管Q5的源極端相連。與第一實施例中一樣，從晶體管Q10的源極端輸出的第二控制電位N3根據(jù)輸入信號IN的變化，沿與輸入信號IN相同的方向改變，但第二控制電位N3的大小比輸入信號IN的電位低晶體管Q10的閾值電壓的數(shù)量。其余操作與第一實施例中相同，所以可以與第一實施例中一樣，將直通電流減小為零。
在第四實施例中，波形整形電路的輸出阻抗受到波形整形電路的輸入的影響。但是，在本實施例中，通過晶體管Q10的源極跟隨操作，可以減小輸出阻抗。
應(yīng)當(dāng)注意的是，在第四或第五實施例中，將如圖7或8所示的第二控制電位設(shè)置裝置2應(yīng)用于第一實施例。但是，也可以將如圖7或8所示的第二控制電位設(shè)置裝置2應(yīng)用于第二或第三實施例。在將如圖7或8所示的第二控制電位設(shè)置裝置2應(yīng)用于第二或第三實施例時，也可以將流經(jīng)第一控制電位設(shè)置裝置1a的直通電流I2減小為零，所以可以進(jìn)一步減小功率消耗。
此外，為了簡化解釋，第四和第五實施例示出了考慮到輸入信號IN從低變化為高的情況而設(shè)計的電路結(jié)構(gòu)。如果輸入信號IN從高變到低，在圖7和8中，只需以N溝道MOS晶體管代替P溝道MOS晶體管Q5，且以P溝道MOS晶體管代替N溝道MOS晶體管Q6和Q10，并將第一電源電位設(shè)置為電源電位VDD，將第二電源電位設(shè)置為地電位GND，以及復(fù)位信號RSET在波形整形電路進(jìn)行操作之前為低，在波形整形電路進(jìn)行操作期間為高。
下面，將對第六實施例進(jìn)行描述。圖9是示出了本發(fā)明第六實施例的波形整形電路的原理的方框圖，其中與圖2中相同的參考數(shù)字表示相同的部件。第一控制電位設(shè)置裝置1、第二控制電位設(shè)置裝置2、輸出裝置3和復(fù)位裝置4與第一實施例相同。本實施例與第一實施例之間的區(qū)別在于本實施例具有第三控制電位設(shè)置裝置5，用于根據(jù)輸出信號OUT的電位，補(bǔ)償?shù)诙刂齐娢辉O(shè)置裝置2的第二控制電位N3。
第三控制電位設(shè)置裝置5的使用使其能夠通過第三控制電位設(shè)置裝置5將輸出信號OUT的電位反饋回第二控制電位設(shè)置裝置2，并能夠在輸入信號IN超過邏輯閾值Vth時，使輸出信號OUT的變化尖銳。
圖10是示出了圖9所示的波形整形電路的實現(xiàn)示例的方框圖。第三控制電位設(shè)置裝置5具有作為第七晶體管的N溝道MOS晶體管Q11，其柵極端與波形整形電路的輸出端相連，電源電位VDD施加在其漏極端，以及其源極端與第二控制電位設(shè)置裝置2的輸入端或輸出端相連。
下面，將對如圖10所示的波形整形電路的操作進(jìn)行描述。圖11A是示出了圖10所示的波形整形電路的操作的電壓波形圖。在輸入信號IN超過邏輯閾值Vth之前的操作與第一實施例中相同。如第一實施例所述，當(dāng)輸入信號IN超過邏輯閾值Vth時，晶體管Q5導(dǎo)通，且輸出信號OUT從低變?yōu)楦?，所以晶體管Q11導(dǎo)通。
因此，輸入信號IN突然向電源電位VDD升高，所以與電源電位VDD相同的第二控制電位N3也突然上升。結(jié)果，如圖11A所示，輸出信號OUT突然上升。當(dāng)輸入信號IN上升到比電源電位VDD低晶體管Q11的閾值電壓VT11的數(shù)量的電平時，晶體管Q11截止，且輸入信號IN的電位根據(jù)輸入信號本身的原始變化緩慢地上升。
圖11B是示出了圖10所示的波形整形電路的操作的直通電流波形圖。在本實施例中，與第一實施例一樣，可以將從電源電位VDD通過輸出裝置3的晶體管Q6流動的直通電流I1減小為零。
在上述本實施例中，第三控制電位設(shè)置裝置5的使用使其能夠在輸入信號IN超過邏輯閾值Vth時，補(bǔ)償輸出信號OUT的電平。

下面，將對本發(fā)明的第七實施例進(jìn)行描述。圖12是示出了本發(fā)明第七實施例的波形整形電路的結(jié)構(gòu)的方框圖，其中與圖10中相同的參考數(shù)字表示相同的部件。在第六實施例中，將圖7所示的第四實施例的結(jié)構(gòu)用作第二控制電位設(shè)置裝置2的結(jié)構(gòu)。在本實施例中，將如圖8所示的第五實施例的結(jié)構(gòu)用作第二控制電位設(shè)置裝置2的結(jié)構(gòu)。
按照這種方式，在本實施例中可以獲得與第六實施例中相同的效果。如第六實施例中所解釋的那樣，晶體管Q11的源極端與第二控制電位設(shè)置裝置2的輸入端(晶體管Q10的柵極端)或輸出端(晶體管Q5和晶體管Q10的源極端)相連。因此，晶體管Q11的源極端也可以與晶體管Q5和Q10的源極端相連。
下面，將對本發(fā)明的第八實施例進(jìn)行描述。圖13是示出了本發(fā)明第八實施例的波形整形電路的原理的方框圖，其中與圖2中相同的參考數(shù)字表示相同的部件。第一控制電位設(shè)置裝置1、第二控制電位設(shè)置裝置2、輸出裝置3和復(fù)位裝置4與第一實施例中相同。本實施例與第一實施例之間的區(qū)別在于本實施例具有第三控制電位設(shè)置裝置5a，用于根據(jù)第一控制電位N2的電位，補(bǔ)償?shù)诙刂齐娢辉O(shè)置裝置2的第二控制電位N3。
第三控制電位設(shè)置裝置5a的使用使其能夠通過第三控制電位設(shè)置裝置5a將第一控制電位N2反饋回第二控制電位設(shè)置裝置2，并能夠在輸入信號IN超過邏輯閾值Vth時，使輸出信號OUT的變化尖銳。
圖14是示出了圖13所示的波形整形電路的實現(xiàn)示例的方框圖。第三控制電位設(shè)置裝置5a具有作為第八晶體管的P溝道MOS晶體管Q12，第一控制電位N2輸入其柵極端，電源電位VDD輸入其源極端，且其漏極端與第二控制電位設(shè)置裝置2的輸入端或輸出端相連。
下面，將對如圖14所示的波形整形電路的操作進(jìn)行描述。圖15A是示出了圖14所示的波形整形電路的操作的電壓波形圖。在輸入信號IN超過邏輯閾值Vth之前的操作與第一實施例中相同。如第一實施例所述，第一控制電位N2隨著輸入信號IN的上升而逐漸下降，以及當(dāng)輸入信號IN超過邏輯閾值Vth，并且第一控制電位N2和第二控制電位N3之間的大小關(guān)系反轉(zhuǎn)時，晶體管Q12導(dǎo)通。
因此，輸入信號IN突然向電源電位VDD升高，所以與電源電位VDD相同的第二控制電位N3也突然上升。結(jié)果，如圖15A所示，輸出信號OUT突然上升。在第六和第七實施例中，當(dāng)輸入信號IN超過邏輯閾值Vth時，晶體管Q11導(dǎo)通一次，然后，再次截止，所以在達(dá)到電源電位VDD之前，輸出信號OUT緩和其變化。但是，在本實施例中，在輸入信號IN超過邏輯閾值Vth時，晶體管Q12并不再次截止。這使得輸出信號OUT的變化比第六和第七實施例中更為尖銳。
圖15B是示出了圖14所示的波形整形電路的操作的直通電流波形圖。在本實施例中，與第一實施例一樣，可以將從電源電位VDD通過輸出裝置3的晶體管Q6流動的直通電流I1減小為零。
在上述本實施例中，第三控制電位設(shè)置裝置5a的使用使其能夠在輸入信號IN超過邏輯閾值Vth時，補(bǔ)償輸出信號OUT的電平。
下面，將對本發(fā)明的第九實施例進(jìn)行描述。圖16是示出了本發(fā)明第九實施例的波形整形電路的結(jié)構(gòu)的方框圖，其中與圖14中相同的參考數(shù)字表示相同的部件。在第八實施例中，將如圖7所示的第四實施例的結(jié)構(gòu)用作第二控制電位設(shè)置裝置2。在本實施例中，將如圖8所示的第五實施例的結(jié)構(gòu)用作第二控制電位設(shè)置裝置2。按照這種方式，在本實施例中，可以獲得與第八實施例相同的效果。
如第八實施例中所解釋的那樣，晶體管Q12的漏極端與第二控制電位設(shè)置裝置2的輸入端或輸出端相連，所以晶體管Q12的漏極端可以與晶體管Q5和Q10的源極端相連。
在第六到第九實施例中，將如圖10或12所示的第三控制電位設(shè)置裝置5或如圖14或16所示的第三控制電位設(shè)置裝置5a應(yīng)用于第一實施例。但是，也可以將第三控制電位設(shè)置裝置5或5a應(yīng)用于第二或第三實施例。
同樣，為了簡化解釋，第六到第九實施例示出了考慮到輸入信號IN從低變化為高的情況而設(shè)計的電路結(jié)構(gòu)。當(dāng)輸入信號IN從高變到低，在圖10、12、14和16中，只需以N溝道MOS晶體管代替P溝道MOS晶體管Q5和Q12，且以P溝道MOS晶體管代替N溝道MOS晶體管Q6、Q10和Q11，并將第一電源電位設(shè)置為電源電位VDD，將第二電源電位設(shè)置為地電位GND，以及復(fù)位信號RSET在波形整形電路進(jìn)行操作之前為低，在波形整形電路進(jìn)行操作期間為高。
在第一到第九實施例中，輸出具有與輸入信號IN相同極性的輸出信號OUT。但是，當(dāng)在輸出裝置3之后添加非門時，當(dāng)然，波形整形電路輸出輸入信號的反相信號。
此外，在第一到第九實施例中，通過控制裝置(未示出)來控制復(fù)位裝置4。此控制裝置根據(jù)將輸入信號IN從門電路(未示出)等輸入到波形整形電路的定時，控制復(fù)位裝置4輸出滿足上述條件的復(fù)位信號RSET。該控制裝置也可以通過觀察輸入信號IN的電平(或者除輸入信號IN之外，觀察第一控制電位N2和第二控制電位N3的電平)，來控制復(fù)位裝置4輸出滿足上述條件的復(fù)位信號RSET。
如上所述，本發(fā)明的波形整形電路對于需要減小功率消耗的設(shè)備是有用的，并且適合于包含在電池驅(qū)動的便攜式終端設(shè)備中。
權(quán)利要求
1.一種波形整形電路，其根據(jù)邏輯閾值區(qū)分電平，并對在第一電源電位和第二電源電位之間變化的輸入信號的波形進(jìn)行整形，其特征在于包括第一控制電位設(shè)置裝置，用于產(chǎn)生第一控制電位；第二控制電位設(shè)置裝置，用于依據(jù)輸入信號的變化產(chǎn)生沿與輸入信號相同的方向變化的第二控制電位；輸出裝置，包括第一導(dǎo)電型的第一晶體管，第一控制電位施加在其柵極端，且第二控制電位施加在其源極端；以及第二導(dǎo)電型的第二晶體管，第一電源電位施加在其源極端，且其漏極端與所述第一晶體管的漏極端相連，所述輸出裝置輸出具有所述第一和第二晶體管的漏極端電位的輸出信號；以及復(fù)位裝置，用于將用于使所述第二晶體管截止的復(fù)位信號施加到所述第二晶體管的柵極端，其中當(dāng)輸入信號達(dá)到邏輯閾值附近時，所述第一控制電位設(shè)置裝置產(chǎn)生反轉(zhuǎn)與第二控制電位之間的大小關(guān)系的第一控制電位，以及所述輸出裝置根據(jù)第一控制電位、第二控制電位和復(fù)位信號，產(chǎn)生具有預(yù)定電位的輸出信號。
2.根據(jù)權(quán)利要求1所述的波形整形電路，其特征在于所述第一控制電位設(shè)置裝置包括第一導(dǎo)電型的第三晶體管，第二電源電位施加在其源極端，且其漏極端作為所述第一控制電位設(shè)置裝置的輸出與所述第一晶體管的柵極端相連；第二導(dǎo)電型的第四晶體管，輸入信號輸入到其柵極端，且其漏極端作為所述第一控制電位設(shè)置裝置的輸出與所述第一晶體管的柵極端相連；第二導(dǎo)電型的第五晶體管，復(fù)位信號輸入其柵極端，第一電源電位施加在其源極端，且其漏極端與所述第四晶體管的源極端相連；非門，復(fù)位信號輸入其輸入端，且其輸出端與所述第三晶體管的柵極端相連；以及第一電容元件，其第一端與所述第四晶體管的源極端和所述第五晶體管的漏極端相連，且第三電源電位施加在其第二端，以及所述復(fù)位裝置在波形整形電路進(jìn)行操作之前，輸出使所述第三晶體管和所述第五晶體管導(dǎo)通的復(fù)位信號，而在波形整形電路進(jìn)行操作期間，輸出使所述第三晶體管和所述第五晶體管截止的復(fù)位信號。
3.根據(jù)權(quán)利要求2所述的波形整形電路，其特征在于所述第一控制電位設(shè)置裝置還包括第二電容元件，其第一端與所述第三晶體管的漏極端相連，且第四電源電位施加在其第二端。
4.根據(jù)權(quán)利要求1所述的波形整形電路，其特征在于所述復(fù)位裝置輸出復(fù)位信號，從而在使所述第一晶體管導(dǎo)通之前，使所述第二晶體管截止。
5.根據(jù)權(quán)利要求2所述的波形整形電路，其特征在于所述復(fù)位裝置輸出復(fù)位信號，從而在使所述第一晶體管導(dǎo)通之前，使所述第二晶體管截止，以及在使所述第四晶體管導(dǎo)通之前，使所述第三晶體管和所述第五晶體管截止。
6.根據(jù)權(quán)利要求3所述的波形整形電路，其特征在于所述復(fù)位裝置輸出復(fù)位信號，從而在使所述第一晶體管導(dǎo)通之前，使所述第二晶體管截止，以及在使所述第四晶體管導(dǎo)通之前，使所述第三晶體管和所述第五晶體管截止。
7.根據(jù)權(quán)利要求1所述的波形整形電路，其特征在于所述第二控制電位設(shè)置裝置將第二控制電位設(shè)置為與輸入信號相同的電位。
8.根據(jù)權(quán)利要求2所述的波形整形電路，其特征在于所述第二控制電位設(shè)置裝置包括信號線，其短路波形整形電路的輸入端和所述第一晶體管的源極端，并將第二控制電位設(shè)置為與輸入信號相同的電位。
9.根據(jù)權(quán)利要求3所述的波形整形電路，其特征在于所述第二控制電位設(shè)置裝置包括信號線，其短路波形整形電路的輸入端和所述第一晶體管的源極端，并將第二控制電位設(shè)置為與輸入信號相同的電位。
10.根據(jù)權(quán)利要求1所述的波形整形電路，其特征在于所述第二控制電位設(shè)置裝置包括第二導(dǎo)電型的第六晶體管，輸入信號施加在其柵極端，第二電源電位施加在其漏極端，且其源極端與所述第一晶體管的源極端相連，并輸出所述第六晶體管的源極端電位，作為第二控制電位。
11.根據(jù)權(quán)利要求2所述的波形整形電路，其特征在于所述第二控制電位設(shè)置裝置包括第二導(dǎo)電型的第六晶體管，輸入信號施加在其柵極端，第二電源電位施加在其漏極端，且其源極端與所述第一晶體管的源極端相連，并輸出所述第六晶體管的源極端電位，作為第二控制電位。
12.根據(jù)權(quán)利要求3所述的波形整形電路，其特征在于所述第二控制電位設(shè)置裝置包括第二導(dǎo)電型的第六晶體管，輸入信號施加在其柵極端，第二電源電位施加在其漏極端，且其源極端與所述第一晶體管的源極端相連，并輸出所述第六晶體管的源極端電位，作為第二控制電位。
13.根據(jù)權(quán)利要求1所述的波形整形電路，其特征在于還包括第三控制電位設(shè)置裝置，用于在輸入信號超過邏輯閾值時，根據(jù)輸出信號的電位，補(bǔ)償?shù)诙刂齐娢弧?br> 14.根據(jù)權(quán)利要求13所述的波形整形電路，其特征在于所述第三控制電位設(shè)置裝置包括第二導(dǎo)電型的第七晶體管，輸出信號輸入其柵極端，第二電源電位施加在其漏極端，且其源極端與所述第二控制電位設(shè)置裝置的輸入端或輸出端相連。
15.根據(jù)權(quán)利要求2所述的波形整形電路，其特征在于還包括第三控制電位設(shè)置裝置，用于在輸入信號超過邏輯閾值時，根據(jù)輸出信號的電位，補(bǔ)償?shù)诙刂齐娢弧?br> 16.根據(jù)權(quán)利要求15所述的波形整形電路，其特征在于所述第三控制電位設(shè)置裝置包括第二導(dǎo)電型的第七晶體管，輸出信號輸入其柵極端，第二電源電位施加在其漏極端，且其源極端與所述第二控制電位設(shè)置裝置的輸入端或輸出端相連。
17.根據(jù)權(quán)利要求3所述的波形整形電路，其特征在于還包括第三控制電位設(shè)置裝置，用于在輸入信號超過邏輯閾值時，根據(jù)輸出信號的電位，補(bǔ)償?shù)诙刂齐娢弧?br> 18.根據(jù)權(quán)利要求17所述的波形整形電路，其特征在于所述第三控制電位設(shè)置裝置包括第二導(dǎo)電型的第七晶體管，輸出信號輸入其柵極端，第二電源電位施加在其漏極端，且其源極端與所述第二控制電位設(shè)置裝置的輸入端或輸出端相連。
19.根據(jù)權(quán)利要求1所述的波形整形電路，其特征在于還包括第三控制電位設(shè)置裝置，用于在輸入信號超過邏輯閾值時，根據(jù)第一控制電位，補(bǔ)償?shù)诙刂齐娢弧?br> 20.根據(jù)權(quán)利要求19所述的波形整形電路，其特征在于所述第三控制電位設(shè)置裝置包括第一導(dǎo)電型的第八晶體管，第一控制電位輸入其柵極端，第二電源電位施加在其源極端，且其漏極端與所述第二控制電位設(shè)置裝置的輸入端或輸出端相連。
21.根據(jù)權(quán)利要求2所述的波形整形電路，其特征在于還包括第三控制電位設(shè)置裝置，用于在輸入信號超過邏輯閾值時，根據(jù)第一控制電位，補(bǔ)償?shù)诙刂齐娢弧?br> 22.根據(jù)權(quán)利要求21所述的波形整形電路，其特征在于所述第三控制電位設(shè)置裝置包括第一導(dǎo)電型的第八晶體管，第一控制電位輸入其柵極端，第二電源電位施加在其源極端，且其漏極端與所述第二控制電位設(shè)置裝置的輸入端或輸出端相連。
23.根據(jù)權(quán)利要求3所述的波形整形電路，其特征在于還包括第三控制電位設(shè)置裝置，用于在輸入信號超過邏輯閾值時，根據(jù)第一控制電位，補(bǔ)償?shù)诙刂齐娢弧?br> 24.根據(jù)權(quán)利要求23所述的波形整形電路，其特征在于所述第三控制電位設(shè)置裝置包括第一導(dǎo)電型的第八晶體管，第一控制電位輸入其柵極端，第二電源電位施加在其源極端，且其漏極端與所述第二控制電位設(shè)置裝置的輸入端或輸出端相連。
25.根據(jù)權(quán)利要求2所述的波形整形電路，其特征在于由MOS電容器構(gòu)成所述第一電容元件。
26.根據(jù)權(quán)利要求3所述的波形整形電路，其特征在于由MOS電容器構(gòu)成所述第一電容元件和所述第二電容元件。
27.根據(jù)權(quán)利要求1所述的波形整形電路，其特征在于第一導(dǎo)電型是P溝道型，第二導(dǎo)電型是N溝道型，第一電源電位是地電位，以及第二電源電位高于第一電源電位。
28.根據(jù)權(quán)利要求2所述的波形整形電路，其特征在于第一導(dǎo)電型是P溝道型，第二導(dǎo)電型是N溝道型，第一電源電位是地電位，以及第二電源電位高于第一電源電位。
29.根據(jù)權(quán)利要求3所述的波形整形電路，其特征在于第一導(dǎo)電型是P溝道型，第二導(dǎo)電型是N溝道型，第一電源電位是地電位，以及第二電源電位高于第一電源電位。
30.根據(jù)權(quán)利要求1所述的波形整形電路，其特征在于第一導(dǎo)電型是N溝道型，第二導(dǎo)電型是P溝道型，第一電源電位高于地電位，以及第二電源電位為地電位。
31.根據(jù)權(quán)利要求2所述的波形整形電路，其特征在于第一導(dǎo)電型是N溝道型，第二導(dǎo)電型是P溝道型，第一電源電位高于地電位，以及第二電源電位為地電位。
32.根據(jù)權(quán)利要求3所述的波形整形電路，其特征在于第一導(dǎo)電型是N溝道型，第二導(dǎo)電型是P溝道型，第一電源電位高于地電位，以及第二電源電位為地電位。
全文摘要
本發(fā)明涉及一種波形整形電路，包括第一控制電位設(shè)置裝置(1)、第二控制電位設(shè)置裝置(2)、輸出裝置(3)和復(fù)位裝置(4)。第一控制電位設(shè)置裝置產(chǎn)生在輸入信號(IN)達(dá)到邏輯閾值附近時反轉(zhuǎn)其與第二控制電位(N3)的大小關(guān)系的第一控制電位(N2)。第二控制電位設(shè)置裝置(2)根據(jù)輸入信號(IN)的變化產(chǎn)生沿與輸入信號(IN)相同的方向變化的第二控制電位(N3)。輸出裝置(3)包括晶體管(Q5、Q6)，并根據(jù)第一控制電位(N2)、第二控制電位(N3)和復(fù)位信號(RSET)，產(chǎn)生具有預(yù)定電位的輸出信號(OUT)。復(fù)位裝置(4)在波形整形電路進(jìn)行操作期間，使晶體管(Q6)截止。
文檔編號H03K5/153GK1698269SQ20048000004
公開日2005年11月16日 申請日期2004年1月21日 優(yōu)先權(quán)日2003年1月23日
發(fā)明者森村浩季, 島村俊重, 藤井孝治, 重松智志, 岡崎幸夫, 町田克之 申請人:日本電信電話株式會社