采用緊湊多波形表示的電路設計評估的制作方法
【技術領域】
[0001] 本發(fā)明主題的實施例總體涉及電路設計的領域，并且更具體地涉及用于在芯片或 片上系統(tǒng)的寄存器傳輸級（RTL)設計中標識潛在缺陷的電子設計自動化（EDA)工具。
【背景技術】
[0002] EDA工具用于在制造之前評估芯片設計。EDA過程廣義上由兩個步驟構成。第一步 驟是RTL設計邏輯的檢查。第二步驟是從RTL設計創(chuàng)建物理電路設計。檢查設計邏輯的第 一步驟可以稱作RTL設計檢查。在RTL設計檢查中，諸如VHDL (超高速集成電路硬件描述 語言）或Verilog之類的語言可以用于描述并且建模電路的功能行為。RTL設計檢查自身 可以分解為兩個步驟。第一步驟是靜態(tài)檢查，而第二步驟是驗證（也通常稱作動態(tài)檢查）。 在靜態(tài)檢查中，分析設計的結構而并未對設計的行為進行仿真。相反地，在驗證中，通過向 設計的輸入施加測試圖形或激勵來對設計進行仿真，以嘗試窮舉地標識可能的錯誤。驗證 對于復雜芯片或片上系統(tǒng)而言可能是昂貴的過程。驗證也可能是非決定性的，因為將所有 可能的測試圖形施加至復雜設計的輸入通常是不可行的。
[0003] 芯片和片上系統(tǒng)復雜度繼續(xù)增加，包括許多系統(tǒng)和子系統(tǒng)。這些系統(tǒng)和子系統(tǒng)可 以包括多個時鐘域。時鐘域是時序邏輯元件（諸如透明鎖存器和觸發(fā)器）和與這些時序邏 輯元件相關聯(lián)的組合邏輯的集合，這些時序邏輯元件由共同時鐘或者由具有共同頻率以及 固定相位關系的時鐘進行時控。時鐘信號引起了諸如觸發(fā)器或透明鎖存器之類的時序邏輯 的狀態(tài)改變。異步時鐘域跨越是從第一時鐘域中的設計中的時序邏輯元件或其他狀態(tài)轉換 源至第二時鐘域中的時序元件的路徑，當?shù)谝粫r鐘域相對于第二時鐘域異步操作時，可以 通過該路徑發(fā)生轉換。當數(shù)據(jù)信號從第一時鐘域跨越至第二時鐘域并且第一時鐘域與第二 時鐘域異步時，跨越稱作異步時鐘域跨越。

【發(fā)明內容】

[0004] 本發(fā)明主題的實施例包括確定與寄存器傳輸級電路設計中的指示部件的輸入網(wǎng) 絡相關聯(lián)的信號轉換表示的序列。信號轉換表示的序列中的每個信號轉換表示表現(xiàn)從之前 信號狀態(tài)至一個或多個可能信號狀態(tài)的集合的非確定性轉換?；谥甘静考_定從與輸入 網(wǎng)絡相關聯(lián)的信號轉換表示的序列得到的信號轉換表示的輸出序列。確定信號轉換表示的 輸出序列是否符合限制了哪個信號轉換表示能夠與其他信號轉換表示相鄰的限制。如果信 號轉換表示的輸出序列符合限制，則將信號轉換表示的輸出序列與指示部件的輸出網(wǎng)絡相 關聯(lián)。如果信號轉換表示的輸出序列不符合限制，則修改信號轉換表示的輸出序列以符合 限制。此外，將修改的信號轉換表示的輸出序列與輸出網(wǎng)絡相關聯(lián)。
【附圖說明】
[0005] 通過參照附圖可以更好地理解本實施例，并且很多目的、特征和優(yōu)點可以對于本 領域技術人員而言更明顯。
[0006] 圖1是描繪了采用緊湊多波形表示的示例性基于相位代數(shù)的電路設計評估的概 念圖。
[0007] 圖2示出了在G函數(shù)、波形與M函數(shù)之間的關系。
[0008] 圖3描繪了多波形中的轉換至NTF的示例性概念映射。
[0009] 圖4A至圖4B描繪了示例性NTF序列以及被編碼在序列中的信息。
[0010] 圖5是描繪了在數(shù)據(jù)結構之間關系的示例性層次的概念圖。
[0011] 圖6是用于初始化基于相位代數(shù)的評估的RTL電路設計表示并且遍及設計表示傳 播緊湊多波形表示的示例性操作的流程圖。
[0012] 圖7示出了與示例性傳播算法相關聯(lián)的術語以及待描述的偽代碼。
[0013] 圖8是用于針對基于相位代數(shù)評估來初始化電路設計表示的示例性操作的流程 圖。
[0014] 圖9是用于基于非確定性轉換表示的輸入序列確定輸出多波形表示的示例性操 作的流程圖。
[0015] 圖10是用于在RTL電路設計表示的初始化之后傳播多波形表示的示例性操作的 流程圖。
[0016] 圖11和圖12是用于將基于電路部件的操作應用于信號轉換表示的序列的示例性 操作的流程圖。
[0017] 圖13是用于實施cwss_fix_latch運算符的示例性操作的流程圖。
[0018] 圖14是用于實施cwss_path_delay運算符的示例性操作的流程圖。
[0019] 圖15A至圖15B描繪了用于實施cwss_is_subset運算符的示例性操作的流程圖。
[0020] 圖16至圖24是采用示例性相位標簽的電路設計評估的概念描述。
[0021] 圖25描繪了示例性的基于計算機系統(tǒng)緊湊多波形的電路設計評估器。
【具體實施方式】
[0022] 以下描述包括體現(xiàn)了本公開的技術的示例性系統(tǒng)、方法、技術、指令序列和計算機 程序產品。然而應該理解的是，所描述的實施例可以不采用這些特定細節(jié)而實施。例如，可 以改變用于實施本公開的語法。此外，盡管圖表說明涉及觸發(fā)器作為基礎電路部件，但是實 施例無需包括觸發(fā)器。例如，電路模型可以包括透明鎖存器和反相器以取代觸發(fā)器作為基 礎電路部件。此外，實施例可以實施比在本文中所描述的操作更少的操作，而其他實施例可 以實施比在本文中所描述的操作更多的操作。在其他情形中，并未詳細示出已知的指令范 例、協(xié)議、結構和技術，以便于避免使得描述模糊。
[0023] 現(xiàn)代的處理器或片上系統(tǒng)包括多個部件。在RTL設計檢查的靜態(tài)檢查階段標識盡 可能多的設計缺陷提高了驗證方法的效率，由此節(jié)省了時間和金錢。設計工具可以實施如 在本文中所描述的基于相位代數(shù)（Phase algebra)的設計評估，以采用大量波形的緊湊表 示來有效地評估電路設計而不對各個波形進行仿真。替代了各個波形，基于相位代數(shù)的設 計評估采用了波形的群組或集合的緊湊表示。
[0024] 基于相位代數(shù)的評估基于在說明信號隨時間變化的各個狀態(tài)（包括轉換和毛刺） 的函數(shù)的設計集合之間的關系來構建波形集合的表示。存儲轉換函數(shù)（在本文中稱作M 函數(shù)）指示了相對于時間的信號轉換。M函數(shù)的輸出數(shù)值指示了轉換正在發(fā)生/已經發(fā)生 (例如采用數(shù)值1指示），或者相對于給定時間間隔沒有發(fā)生轉換（例如采用數(shù)值O指示）。 M函數(shù)也可以指示（例如采用數(shù)值0)給定時間間隔在感興趣的范圍之外。毛刺感知函數(shù) (在本文中稱作G函數(shù)）說明發(fā)生了毛刺。通常，由于在電路部件的輸入中的延遲、在改變 其輸出以反映其輸入改變的電路部件中的固有延遲、或者由于兩者而發(fā)生毛刺。例如，考慮 了 AND門的第一輸入和第二輸入。假設在時間t = 1處第一輸入預期轉換為1，并且在時間 t = 1處第二輸入預期轉換為0。然而，如果第二輸入被延遲，使得在時間t = 1處，第二輸 入是1而不是〇,則AND門的輸出將是1而不是如預期的0。G函數(shù)針對在感興趣確定是否 可能發(fā)生毛刺期間的所有時間假設數(shù)值1。這些函數(shù)之間的關系稍后描述在圖2中。
[0025] 圖1是描繪了采用緊湊多波形表示的示例性基于相位代數(shù)的電路設計評估的概 念圖。電路設計工具對RTL電路設計128的機器可讀表示執(zhí)行基于相位代數(shù)的電路設計評 估。RTL電路設計表示128至少包括主電路輸入112和時鐘發(fā)生器116。主輸入112是至 電路自身的輸入。主輸入112并未由電路內的任何部件驅動。時鐘發(fā)生器116是產生時鐘 信號的電路部件。為了便于理解，圖1僅描繪了單個主輸入116作為遍及電路設計表示128 的主輸入的代表，以及時鐘發(fā)生器輸出116作為遍及電路設計表示128的時鐘發(fā)生器的代 表。使用基于相位代數(shù)的評估的設計工具不限于這兩種類型的部件。以下表1描繪了可以 在由基于相位代數(shù)的評估工具所評估的