專利名稱：一種新型的電機(jī)驅(qū)動芯片中的欠壓保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ー種保護(hù)電路，尤其涉及ー種電機(jī)驅(qū)動芯片中的欠壓保護(hù)電路。
背景技術(shù)：
電機(jī)在運(yùn)行的過程中，除按生產(chǎn)機(jī)械的エ藝要求完成各種正常運(yùn)轉(zhuǎn)外，還必須在線路出現(xiàn)短路、過載、過電流、欠壓、失壓及失磁等現(xiàn)象時，能自動切斷電源停止轉(zhuǎn)動，以防止和避免電氣設(shè)備和接卸設(shè)備的損壞事故，保證操作人員的人身安全。為此，在生產(chǎn)機(jī)械的電氣控制線路中，采取了對電機(jī)的各種保護(hù)措施。常用的電機(jī)的保護(hù)有短路保護(hù)、過載保護(hù)、過電流保護(hù)、欠壓保護(hù)、失壓保護(hù)及失磁保護(hù)等。在電機(jī)驅(qū)動中，系統(tǒng)中的電壓穩(wěn)定性尤為重要，過壓、欠壓電路必不可少。當(dāng)電網(wǎng)電壓降低，電機(jī)便在欠壓下運(yùn)行。由于電機(jī)載荷沒有改變，所以欠壓下電機(jī)轉(zhuǎn)速下降，定子繞組中的電流增加。因此電流増加的幅度尚不足以使熔斷器和熱繼電器動作，所以這兩種電器起不到保護(hù)作用。如不采取保護(hù)措施，時間ー長將會使電機(jī)過熱損壞。另外，欠壓將引起ー些電器釋放，使電路不能正常工作，也可能導(dǎo)致人身傷害和設(shè)備損壞事故。因此，應(yīng)避免電機(jī)在欠壓下運(yùn)行?，F(xiàn)代高效的、精確的電機(jī)控制都是采用計算機(jī)實現(xiàn)的，通過電機(jī)芯片與主處理器、電機(jī)和増量性編碼器構(gòu)成ー個完整的運(yùn)動控制系統(tǒng)。當(dāng)電源電壓低于芯片的正常工作范圍時，芯片內(nèi)部某些電路可能無法正常工作，這有可能產(chǎn)生內(nèi)部邏輯錯誤，使外部開關(guān)管處于不確定狀態(tài)。若外部開關(guān)管處于導(dǎo)通狀態(tài)而芯片的其它部分不能正常工作時，有可能使芯片燒毀，或?qū)ν獠侩娐吩斐蓳p壞，因此，芯片內(nèi)部加入欠壓保護(hù)電路是必需的，可以保證電源電壓低于設(shè)定的工作門限時，外部功率管和芯片內(nèi)部的大部分模塊處于關(guān)斷狀態(tài)。由于欠壓保護(hù)電路工作吋，芯片帶隙基準(zhǔn)電路和LDO模塊還沒有正常工作，也就是說，欠壓保護(hù)電路必須具有基準(zhǔn)電壓。并且為了使觸發(fā)電壓不隨著工藝、溫度等變化，基準(zhǔn)電壓必須是ー個不隨溫度、エ藝等變化的電壓。在現(xiàn)有技術(shù)的欠壓保護(hù)電路中往往具有基準(zhǔn)電路部分以產(chǎn)生基準(zhǔn)電壓，使用比較器將采樣來的電源電壓信號與基準(zhǔn)電路產(chǎn)生的基準(zhǔn)電壓信號比較。如

圖1所示的現(xiàn)有技術(shù)的欠壓保護(hù)電路具有基準(zhǔn)電路I和比較電路，基準(zhǔn)電路I產(chǎn)生基準(zhǔn)電流In和基準(zhǔn)電壓\，比較電路將采樣來的電源電壓VDDl的信號與基準(zhǔn)電壓Vn的信號，判斷是否發(fā)生欠壓。其中，當(dāng)未發(fā)生欠壓時，VDDl > Vn, VOUTl輸出高電平(V0UT1=I)以控制電機(jī)驅(qū)動芯片正常工作；當(dāng)發(fā)生欠壓時，VDDl < Vn, VOUTl輸出低電平(V0UT1=0)以控制電機(jī)驅(qū)動芯片停止工作。但是，這類現(xiàn)有技術(shù)的欠壓保護(hù)電路容易受到用以產(chǎn)生基準(zhǔn)電壓的基準(zhǔn)電路的干擾，因此需要設(shè)計專門的比較器電路，結(jié)構(gòu)相對復(fù)雜。因此，本領(lǐng)域的技術(shù)人員致力于開發(fā)一種欠壓保護(hù)電路，其不受基準(zhǔn)電路的影響，也不需要專門的比較器電路
發(fā)明內(nèi)容
有鑒于現(xiàn)有技術(shù)的上述缺陷，本發(fā)明所要解決的技術(shù)問題是提供一種欠壓保護(hù)電路，當(dāng)電源電壓降低時，可以快速的產(chǎn)生并輸出欠壓信號，并且該欠壓保護(hù)電路不需要額外的電源電壓。為實現(xiàn)上述目的，本發(fā)明提供了一種欠壓保護(hù)電路，其特征在于，包括帶隙基準(zhǔn)電路、第一電流鏡電路、第二電流鏡電路和若干電阻、NMOS管、PMOS管及反相器；電阻R4與NMOS管匪I串聯(lián)后和電阻R3并聯(lián)，所述電阻R3與PMOS管MPO、電阻Rl、電阻R2串聯(lián)在電源VDD和地GND之間，所述PMOS管MPO的柵極接地；所述電阻Rl和所述電阻R2之間的電壓Va加載在所述帶隙基準(zhǔn)電路上；所述帶隙基準(zhǔn)電路的第一輸入端和第二輸入端分別連接所述第一電流鏡電路的兩個電流支路；所述帶隙基準(zhǔn)電路的所述第二輸入端經(jīng)過PMOS管MP5連接到所述第二電流鏡電路以控制輸出電壓VOUT的電平，所述PMOS管MP5通過第一反相器控制所述NMOS管匪I的通斷。 進(jìn)ー步地，所述帶隙基準(zhǔn)電路包括三極管Ql、三極管Q2、電阻R5和電阻R6，所述三極管Ql的基極與所述三極管Q2的基極相連，所述三極管Ql的發(fā)射極經(jīng)過所述電阻R5與所述三極管Q2的發(fā)射極相連，所述三極管Q2的發(fā)射極經(jīng)過所述電阻R6接地GND ;所述三極管Ql的集電極為所述帶隙基準(zhǔn)電路的所述第一輸入端，所述三極管Q2的集電極為所述帶隙基準(zhǔn)電路的所述第二輸入端；電阻Rl和所述電阻R2之間的所述電壓Va加載在所述三極管Ql的基極與所述三極管Q2的基極上。進(jìn)ー步地，所述三極管Ql的發(fā)射極面積和所述三極管Q2的發(fā)射極面積之比為n。 進(jìn)ー步地，所述三極管Ql和所述三極管Q2皆為NPN型三極管。進(jìn)ー步地，所述第一電流鏡電路包括PMOS管MPl、PMOS管MP2和PMOS管MP3，所述PMOS管MPl的源極、所述PMOS管MP2的源極和所述PMOS管MP3的源極皆連接到所述電源VDD ;所述PMOS管MPl的漏極連接到所述三極管Ql的集電極，所述PMOS管MP2的漏極連接到所述三極管Q2的集電極。進(jìn)ー步地，所述PMOS管MPl的柵極與漏極相連。進(jìn)ー步地，所述第二電流鏡電路包括NMOS管匪2、NM0S管匪3和NMOS管MN4，所述NMOS管MN2的源極、所述NMOS管MN3的源極和所述NMOS管MN4的源極皆接地；所述NMOS管MN2的漏極與所述PMOS管MP3的漏極相連；所述NMOS管MN3的漏極與所述PMOS管MP5的源極相連。進(jìn)ー步地，所述NMOS管匪2的柵極與漏極相連。進(jìn)ー步地，所述PMOS管MP5的源極經(jīng)過所述第一反相器和第二反相器連接到NMOS管MN5的柵極，所述NMOS管MN5的源極與所述NMOS管MN4的漏極相連。進(jìn)ー步地，所述電源VDD的電壓Vdd從低于正常值增加到正常值的過程中，當(dāng)
權(quán)利要求
1.一種欠壓保護(hù)電路，其特征在于，包括帶隙基準(zhǔn)電路、第一電流鏡電路、第二電流鏡電路和若干電阻、NMOS管、PMOS管及反相器；電阻(R4)與NMOS管(MNl)串聯(lián)后和電阻(R3)并聯(lián)，所述電阻(R3)與PMOS管(MPO)、電阻(Rl)、電阻(R2)串聯(lián)在電源(VDD)和地(GND)之間，所述PMOS管(MPO)的柵極接地；所述電阻(Rl)和所述電阻(R2)之間的電壓(Va)加載在所述帶隙基準(zhǔn)電路上；所述帶隙基準(zhǔn)電路的第一輸入端和第二輸入端分別連接所述第一電流鏡電路的兩個電流支路；所述帶隙基準(zhǔn)電路的所述第二輸入端經(jīng)過PMOS管(MP5)連接到所述第二電流鏡電路以控制輸出電壓(VOUT)的電平，所述PMOS管(MP5)通過第一反相器控制所述NMOS管(MNl)的通斷。
2.如權(quán)利要求1所述的欠壓保護(hù)電路，其中所述帶隙基準(zhǔn)電路包括三極管(Ql)、三極管(Q2)、電阻(R5)和電阻(R6)，所述三極管(Ql)的基極與所述三極管(Q2)的基極相連，所述三極管(Ql)的發(fā)射極經(jīng)過所述電阻(R5)與所述三極管(Q2)的發(fā)射極相連，所述三極管(Q2)的發(fā)射極經(jīng)過所述電阻(R6)接地(GND);所述三極管(Ql)的集電極為所述帶隙基準(zhǔn)電路的所述第一輸入端，所述三極管(Q2)的集電極為所述帶隙基準(zhǔn)電路的所述第二輸入端；電阻(Rl)和所述電阻(R2)之間的所述電壓(Va)加載在所述三極管(Ql)的基極與所述三極管(Q2)的基極上。
3.如權(quán)利要求2所述的欠壓保護(hù)電路，其中所述三極管(Ql)的發(fā)射極面積和所述三極管(Q2)的發(fā)射極面積之比為η。
4.如權(quán)利要求2或3所述的欠壓保護(hù)電路，其中所述三極管(Ql)和所述三極管(Q2)皆為NPN型三極管。
5.如權(quán)利要求4所述的欠壓保護(hù)電路，其中所述第一電流鏡電路包括PMOS管(ΜΡ1)、PMOS管(ΜΡ2)和PMOS管(MP3)，所述PMOS管(MPl)的源極、所述PMOS管(ΜΡ2)的源極和所述PMOS管(MP3)的源極皆連接到所述電源(VDD);所述PMOS管(MPl)的漏極連接到所述三極管(Ql)的集電極，所述PMOS管(ΜΡ2)的漏極連接到所述三極管(Q2)的集電極。
6.如權(quán)利要求5所述的欠壓保護(hù)電路，其中所述PMOS管(MPl)的柵極與漏極相連。
7.如權(quán)利要求6所述的欠壓保護(hù)電路，其中所述第二電流鏡電路包括NMOS管(ΜΝ2)、NMOS管(ΜΝ3)和NMOS管(ΜΝ4)，所述NMOS管(ΜΝ2)的源極、所述NMOS管(ΜΝ3)的源極和所述NMOS管(ΜΝ4)的源極皆接地；所述匪05管(ΜΝ2)的漏極與所述PMOS管(MP3)的漏極相連；所述NMOS管(ΜΝ3)的漏極與所述PMOS管(ΜΡ5)的源極相連。
8.如權(quán)利要求7所述的欠壓保護(hù)電路，其中所述NMOS管(ΜΝ2)的柵極與漏極相連。
9.如權(quán)利要求8所述的欠壓保護(hù)電路，其中所述PMOS管(ΜΡ5)的源極經(jīng)過所述第一反相器和第二反相器連接到NMOS管(ΜΝ5)的柵極，所述NMOS管(ΜΝ5)的源極與所述匪OS管(ΜΝ4)的漏極相連。
10.如權(quán)利要求9所述的欠壓保護(hù)電路，其中所述電源(VDD)的電壓Vdd從低于正 R1-k R4.. R% / /'Rd常值增加到正常值的過程中，
全文摘要
本發(fā)明公開了一種欠壓保護(hù)電路，包括帶隙基準(zhǔn)電路、第一電流鏡電路、第二電流鏡電路和若干電阻、MOS管及反相器。電阻R4與NMOS管MN1串聯(lián)后和電阻R3并聯(lián)，電阻R3與PMOS管MP0、電阻R1、電阻R2串聯(lián)在電源VDD和地GND之間，PMOS管MP0的柵極接地；電阻R1和電阻R2之間的電壓VA加載在帶隙基準(zhǔn)電路上；帶隙基準(zhǔn)電路的第一輸入端和第二輸入端分別連接第一電流鏡電路的兩個電流支路；帶隙基準(zhǔn)電路的第二輸入端經(jīng)過PMOS管MP5連接到第二電流鏡電路以控制輸出電壓VOUT的電平，PMOS管MP5通過第一反相器控制NMOS管MN1的通斷。本發(fā)明結(jié)構(gòu)簡單，傳輸延時較小，能快速的產(chǎn)生欠壓信號。
文檔編號H02H7/09GK103036209SQ20121052431
公開日2013年4月10日 申請日期2012年12月4日 優(yōu)先權(quán)日2012年12月4日
發(fā)明者姚遠(yuǎn), 黃武康, 楊志飛, 代軍, 湛衍, 馬琳, 張偉, 潘慧君, 楊小波, 殷明 申請人:嘉興禾潤電子科技有限公司