半導體結(jié)構(gòu)及其制造方法
【專利摘要】本公開提供一種半導體結(jié)構(gòu)，包括：半導體元件；及鈍化層，包括硫化銦形成于半導體元件的表面上，其中半導體元件的表面包括銦基三五族化合物半導體材料。本公開亦提供此半導體結(jié)構(gòu)的制造方法。本公開通過形成一硫化銦鈍化層，以提供較佳的銦基半導體表面的品質(zhì)，齊聚有較低的界面態(tài)(Dit)密度、較低的肖特基阻障高度(Schottky barrier height)、且可抑制原生氧化物層的形成等等。
【專利說明】
半導體結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域
[0001]本公開涉及半導體技術(shù)，且特別涉及半導體結(jié)構(gòu)及其制造方法。
【背景技術(shù)】
[0002]半導體產(chǎn)業(yè)已進入納米技術(shù)工藝，其追求更高的裝置密度、更高的效能，以及更低的成本。在集成電路發(fā)展的過程中，功能密度(例如單一晶片面積上互連的裝置的數(shù)量)增加，而幾何尺寸(例如可使用工藝步驟制造的最小元件或線)變小。此微小化的過程通過增加生產(chǎn)效率以及降低相關(guān)成本而帶了利益。此微小化過程亦增加了制造集成電路的復雜度。為了實現(xiàn)上述進一步微小化的發(fā)展，于集成電路工藝中需要相似的發(fā)展。例如，例如化合物半導體的新穎的半導體材料被研究以補充或取代傳統(tǒng)的硅基板。雖然這些替代的半導體材料通常具有較佳的電性，然而其亦常具有其各自的挑戰(zhàn)。因此，轉(zhuǎn)換成更為嚴格的材料成為引入新工藝步驟的動機。因此，雖然目前的半導體制成步驟大致上皆符合需求，然而其并非各方面皆令人滿意。

【發(fā)明內(nèi)容】

[0003]本公開提供一種半導體結(jié)構(gòu)的制造方法，包括:提供半導體表面；于半導體表面上以第一水溶液進行濕式化學氧化(wet chemical oxidat1n)步驟，以形成氧化物層于半導體表面上；及于氧化物層上以第二水溶液進行硫化(sulfurizat1n)步驟，以形成硫化物層于半導體表面上。
[0004]本公開還提供一種半導體結(jié)構(gòu)，包括:半導體元件(semiconductor feature);及鈍化層，包括硫化銦(indium sulfide)形成于半導體元件的表面上，其中半導體元件的表面包括銦基三五族化合物半導體材料(indium-based II1-V compound semiconductormaterial)。
[0005]本公開又提供一種半導體結(jié)構(gòu)的制造方法，包括:提供銦基半導體表面(indium-based semiconductor surface);于銦基半導體表面上以第一溶液進行濕式化學氧化(wet chemical oxidat1n)步驟，以形成氧化物層于銦基半導體表面上；及于氧化物層上以第二溶液進行硫化(sulfurizat1n)步驟，以形成硫化銦層(indium-sulfidelayer)于銦基半導體表面上。
[0006]本公開通過形成一硫化銦鈍化層，以提供較佳的銦基半導體表面的品質(zhì)，齊聚有較低的界面態(tài)(Dit)密度、較低的肖特基阻障高度(Schottky barrier height)、且可抑制原生氧化物層的形成等等。藉此，被此硫化銦層鈍化的半導體元件的性能可以顯著提升。
[0007]為讓本公開的特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合所附附圖，作詳細說明如下。
【附圖說明】
[0008]圖1為本公開一些實施例的半導體結(jié)構(gòu)的制造方法的流程圖。
[0009]圖2為本公開一些實施例中對應圖1的方法的示意圖。
[0010]圖3A-3C繪示本公開實施例包括鈍化層的半導體元件的剖面圖。
[0011]圖4A-4C繪示本公開另一實施例包括鈍化層的半導體元件的剖面圖。
[0012]圖5A-5B顯示本公開一些實施例中不同的預清洗溶液及/或不同的濕氧化溶液對于硫化銦層及經(jīng)鈍化的銦基半導體表面的影響。
[0013]其中，附圖標記說明如下:
[0014]101步驟；
[0015]103步驟；
[0016]105步驟；
[0017]107步驟；
[0018]201步驟；
[0019]202銦基三五族半導體材料；
[0020]203步驟；
[0021]204氧化銦層；
[0022]205步驟；
[0023]206硫化銦層；
[0024]300半導體結(jié)構(gòu)；
[0025]301半導體基板；
[0026]303隔離元件；
[0027]305第一半導體層；
[0028]307鰭結(jié)構(gòu)；
[0029]309鈍化層；
[0030]311柵極介電層；
[0031]313柵極接觸；
[0032]320柵極堆疊；
[0033]400半導體結(jié)構(gòu)；
[0034]401半導體基板；
[0035]403隔離元件；
[0036]405第一半導體層；
[0037]407鰭結(jié)構(gòu)；
[0038]409鈍化層；
[0039]413鈦/氮化鈦層；
[0040]415介電層；
[0041]417金屬接觸；
[0042]501柱；
[0043]502標線；
[0044]504表面組成；
[0045]506硫化物厚度；
[0046]530方法；
[0047]540 方法；
[0048]550 方法。
【具體實施方式】
[0049]以下針對本公開的半導體結(jié)構(gòu)及其制造方法作詳細說明。應了解的是，以下的敘述提供許多不同的實施例或例子，用以實施本公開的不同樣態(tài)。以下所述特定的元件及排列方式僅為簡單清楚描述本公開。當然，這些僅用以舉例而非本公開的限定。此外，在不同實施例中可能使用重復的標號或標示。這些重復僅為了簡單清楚地敘述本公開，不代表所討論的不同實施例及/或結(jié)構(gòu)之間具有任何關(guān)連性。再者，當述及一第一材料層位于一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸的情形。或者，亦可能間隔有一或更多其它材料層的情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。
[0050]必需了解的是，附圖的元件或裝置可以本領(lǐng)域技術(shù)人員所熟知的各種形式存在。此外，當某層在其它層或基板「上」時，有可能是指「直接」在其它層或基板上，或指某層在其它層或基板上，或指其它層或基板之間夾設其它層。
[0051]此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述附圖的一個元件對于另一元件的相對關(guān)系。能理解的是，如果將附圖的裝置翻轉(zhuǎn)使其上下顛倒，則所敘述在「較低」側(cè)的元件將會成為在「較高」側(cè)的元件。
[0052]在此，「約」、「大約」、「大抵」的用語通常表示在一給定值或范圍的20%之內(nèi)，較佳是10%之內(nèi)，且更佳是5%之內(nèi)，或3%之內(nèi)，或2%之內(nèi)，或I %之內(nèi)，或0.5%之內(nèi)。在此給定的數(shù)量為大約的數(shù)量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」的含義。
[0053]能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區(qū)域、層、及/或部分，這些元件、組成成分、區(qū)域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區(qū)別不同的元件、組成成分、區(qū)域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區(qū)域、層、及/或部分可在不偏離本公開的教示的情況下被稱為一第二元件、組成成分、區(qū)域、層、及/或部分。
[0054]除非另外定義，在此使用的全部用語(包括技術(shù)及科學用語)具有與本領(lǐng)域技術(shù)人員所通常理解的相同涵義。能理解的是這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有一與相關(guān)技術(shù)及本公開的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在此特別定義。
[0055]本公開實施例可配合附圖一并理解，本公開的附圖亦被視為公開說明的一部分。需了解的是，本公開的附圖并未以實際裝置及元件的比例繪示。在附圖中可能夸大實施例的形狀與厚度以便清楚表現(xiàn)出本公開的特征。此外，附圖中的結(jié)構(gòu)及裝置以示意的方式繪示，以便清楚表現(xiàn)出本公開的特征。
[0056]在本公開中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關(guān)附圖中所繪示的方位。此相對性的用語僅是為了方便說明之用，其并不代表其所敘述的裝置需以特定方位來制造或運作。而關(guān)于接合、連接的用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結(jié)構(gòu)直接接觸，或者亦可指兩個結(jié)構(gòu)并非直接接觸，其中有其它結(jié)構(gòu)設于此兩個結(jié)構(gòu)之間。且此關(guān)于接合、連接的用語亦可包括兩個結(jié)構(gòu)都可移動，或者兩個結(jié)構(gòu)都固定的情況。
[0057]應注意的是，在后文中「基板」一詞可包括半導體晶片上已形成的元件與覆蓋在晶片上的各種膜層，其上方可以已形成任何所需的半導體元件，不過此處為了簡化附圖，僅以平整的基板表示之。此外，「基板表面」包括半導體晶片上最上方且暴露的膜層，例如一硅表面、一絕緣層及/或金屬線。
[0058]本公開有關(guān)于半導體裝置，且特別有關(guān)于具有銦基材料三五族化合物半導體表面的半導體裝置。本公開提供一可有效鈍化此銦基半導體表面且同時可具有足夠工藝寬裕度以及具有更高工藝整合度的半導體制造方法。銦基三五族化合物半導體表面的材料可包括 InAs、InP、InSb、InN、InxGa1 xAs、InxAl1 xAs、InxAl1 XP、InxGa1 XN、InxGa1 XP 及 / 或InxAs1 JbyP1 y0其中「x」、「1-x」、「y」及「l_y」為對應的材料的比例。于InxGa1 xAs的實施例中，「X」表示InAs的比例，而「Ι-x」表示GaAs的比例。為了清楚描述本公開，所有比例(例如x、l-x、yU-y)將于后文中省略。雖然本公開描述本公開的方法用于鈍化銦基材料的表面，然而此方法亦可用于其它半導體材料，例如硅、鍺、硅基半導體材料及/或鍺基半導體材料。
[0059]參見圖1，圖1為本公開一些實施例中進行硫化步驟，以于半導體表面上形成鈍化層的方法100的流程圖。方法100僅為舉例說明知用，并非用以限定本公開。額外的步驟可于方法100之前、之中、之后實施。且本公開中所描述的一些步驟可于其它實施例中被取代、省略或?qū)φ{(diào)。
[0060]方法100始于步驟101，該步驟提供一半導體表面，該表面包括銦基三五族化合物半導體材料(indium(In)-based II1-V compound semiconductor material) 0 如前文所述，此銦基三五族化合物半導體材料可包括InAs、InP、InSb、InN、InGaAs, InAlAs、InAlP、InGaN、InGaP及/或InAsSbP。此將于本公開方法中被鈍化的銦基半導體表面可通過適合的方法形成，例如外延成長或沉積。此銦基半導體表面可亦可為主體結(jié)構(gòu)(bulk structure)、半導體元件或材料的露出的表面。
[0061]根據(jù)一些實施例，方法100繼續(xù)進行步驟103，此步驟移除污染物，此污染物包括原生氧化物層(native oxide layer)、污染層、微粒物質(zhì)及/或其它種類的形成于銦基半導體表面上的污染物。一般而言，例如為原生氧化物層的污染物以例如為氯化氫的濕式化學溶液移除。此用以移除污染物的濕式化學溶液被稱為預清洗溶液(pre-clean solut1n) 0此外，銦基半導體表面可通過超高真空分子束外延(ultra-high vacuum molecular beamepitaxy)機臺沉積，并留在機臺中。由于半導體表面留在真空的機臺中，在此實施例中，此表面可大體上維持不被污染。此步驟103為選擇性的。
[0062]于移除銦基半導體表面上的污染物后，方法100進行至步驟105，以于銦基半導體表面上形成氧化銦層。根據(jù)一些實施例，此氧化銦層通過濕式氧化步驟形成。更詳細而言，濕式氧化步驟可包括將此銦基半導體表面暴露于氨-過氧化氫混合物(ammonia-peroxidemixture, ΑΡΜ，ΝΗ40Η+Η202)中。在一些實施例中，通過將氨-過氧化氫混合物施加于砷銦鎵(InGaAs)表面，可于砷銦鎵(InGaAs)表面上形成氧化銦(In2O3)層。
[0063]仍然參見步驟105，此濕式氧化步驟可于25°C至60°C進行。詳細而言，在濕式氧化步驟中，氨-過氧化氫混合物可通過濕浸步驟(wet dipping process)或旋轉(zhuǎn)涂布步驟(spin-coating)施加于表面，其反應時間為10秒至10分鐘。在一些實施例中，氧化銦層的厚度主要取決于反應時間、反應溫度及/或氨-過氧化氫中氨的濃度。例如，較長的反應時間與較高的反應溫度可于銦基表面上形成較厚的氧化銦層。
[0064]繼續(xù)至步驟107，形成硫化銦層于銦基表面上。在一些實施例中，硫化銦層通過濃度為0.1重量％至20重量％的硫化錢(ammonium sulfide，(NH4)2S)水溶液形成于步驟105形成的氧化銦層上。此硫化錢可通過濕浸步驟(wet dipping process)或旋轉(zhuǎn)涂布步驟(spin-coating)施加于氧化銦層以形成硫化銦層于銦基半導體表面上，其反應時間為10秒至10分鐘，其反應溫度為25°C至80°C。在一些實施例中，此硫化銦層可通過一系列化學反應形成。此化學反應包括硫化銨解離、硫化上述氧化銦層等等。繼續(xù)參見上述于砷銦鎵(InGaAs)表面上形成氧化銦(In2O3)層的實施例，此硫化銨解離可包括:于pH值為7至
12(例如I %的硫化銨的pH值為9.5)下，硫化銨解離產(chǎn)生硫化作用的HS。
[0065](NH4) 2S — 2NH/+S2
[0066]S2 +H2O — HS +OH
[0067]而氧化銦層的硫化可包括:熱力學上有利于(thermodynamically favorable)將In (OH)3的羥基(OH)取代為硫氫基(HS )，并形成于堿性溶液中穩(wěn)定的硫化銦層。
[0068]2In (OH) 3+6HS — 2In (HS) 3+60H
[0069]— In2S3+3H2S+60H
[0070]因此，硫化銦層(例如In2S3)形成于砷銦鎵(InGaAs)表面上。
[0071]在一些實施例中，此硫化銦可為任何所需的厚度。為了有效抑制原生氧化物層形成于銦基表面上，至少三個硫化銦單層較佳的形成于此銦基表面上。一般而言，此硫化銦層的厚度可由一或多個因素決定，例如為氧化物層的初始厚度(initial thickness)、形成硫化銦層的反應溫度、形成硫化銦層的反應時間、氨-過氧化氫的濃度、及硫化銨的濃度。
[0072]形成于銦基表面上的硫化銦層可作為鈍化層。通過于銦基表面上形成此硫化銦鈍化層，可抑制原生氧化物層形成于銦基表面上，并可藉此提升銦基表面的品質(zhì)。詳細而言，可通過降低銦基半導體材料的表面上界面態(tài)(Dlt)的密度來提升銦基表面的品質(zhì)。此銦基表面的品質(zhì)的提升可對集成電路整體帶來有利的影響。例如，源極/漏極元件的表面品質(zhì)的提升可有效降低接觸電阻，并可因此提升使用此源極/漏極元件的集成電路的開關(guān)速度。
[0073]參見圖2，步驟201、203及205對應圖1的方法100。步驟201對應圖1的步驟101，提供一半導體表面，該表面包括銦基三五族半導體材料202。步驟203對應圖1的步驟105，于銦基基板202上形成氧化銦層204。接著，步驟205對應圖1的步驟107，形成硫化銦層206于銦基基板上。在一些實施例中，氧化銦層204可被完全消耗掉以形成硫化銦層206。易言之，氧化銦層204被完全轉(zhuǎn)化或硫化成硫化銦層206。在一些實施例中，氧化銦層204被硫化步驟部分消耗。亦即于形成硫化銦層206后，剩余的氧化銦層以及新形成的硫化銦層206存在于銦基基板202上。
[0074]上述方法100可用于形成半導體裝置300及400，如第3A-3C及4A-4C圖所示。半導體裝置300及400可為制造集成電路中的中間裝置(intermediate device)，或為集成電路中的一部分。半導體裝置300及400可包括靜態(tài)隨機存取存儲器及/或邏輯電路、例如為電阻，電容和電感的非主動元件、例如為P型場效晶體管(PFET)，η型場效晶體管(NFET)，F(xiàn)inFET器件，金屬氧化物半導體場效晶體管(MOSFET)、柵極圍繞場效晶體管(gate-all-around FET)，垂直場效晶體管，互補金屬氧化物半導體(CMOS)晶體管，雙極晶體管，高壓晶體管，高頻晶體管，其它的存儲器單元及/或上述的組合。
[0075]圖3A-3C為本公開實施例包括作為鈍化層之硫化銦的半導體結(jié)構(gòu)300在其制造方法中各階段的剖面圖。半導體結(jié)構(gòu)300包括鰭式場效晶體管(FinFET)的柵極堆疊。在一些實施例中，此鰭式場效晶體管包括一鰭，此鰭作為由銦基三五族半導體材料形成的通道區(qū)。半導體結(jié)構(gòu)300僅是用以說明本公開的鈍化層(硫化銦層)可應用于任何半導體結(jié)構(gòu)，例如水平場效晶體管、納米線場效晶體管、垂直場效晶體管、柵極圍繞場效晶體管等包括銦基半導體表面的場效晶體管。
[0076]參見圖3A，半導體結(jié)構(gòu)300包括一半導體基板301、由第一半導體材料形成的第一半導體層305、隔離元件303以及由第二半導體材料形成的鰭結(jié)構(gòu)307。在一些實施例中，半導體基板301可為主體硅基板。或者，半導體基板301可包括元素半導體，例如結(jié)晶態(tài)的硅或鍺、或化合物半導體、例如SiGe、SiC、GaAs、GaP、InP、InAs及/或InSb、或上述的組合?；蛘?，基板301可為絕緣層上覆娃基板。絕緣層上覆娃基板可使用注氧隔離(separat1nby implantat1n of oxygen，SIM0X)，晶片接合及/或其它適合的方法形成。基板301可包括多個摻雜區(qū)以及其它適合的元件。
[0077]在一些實施例中，第一半導體材料可根據(jù)匹配(match)或緩沖鰭結(jié)構(gòu)307的第二半導體材料與基板301之間的晶格失配(lattice mismatch)來選擇。此第二半導體材料為銦基半導體材料。例如，可選擇GaAs作為形成于硅基板301上的第一半導體材料。此第一半導體層305及鰭結(jié)構(gòu)307可通過一或多個適合的步驟外延成長或沉積于基板301上，此步驟例如為光刻步驟、蝕刻步驟、化學研磨步驟等等。
[0078]參見圖3B，于形成鰭結(jié)構(gòu)307后，鈍化層309通過圖1的方法100形成于此鰭結(jié)構(gòu)307的表面上。在一些實施例中，雖然鰭結(jié)構(gòu)307包括銦基三五族化合物半導體材料，鈍化層309可形成于其它形式的半導體材料的表面上，例如硅、鍺、硅鍺及/或非銦基三五族半導體材料。接著，參見圖3C，柵極介電層311及柵極接觸313可形成于鈍化層309上，以形成柵極堆疊320。
[0079]如前所述，通過形成一硫化銦鈍化層(例如309)于銦基半導體表面(例如307)的表面上，可對半導體結(jié)構(gòu)整體帶來有利的影響。于圖3A-3C所示的實施例中，于沉積柵極介電層前先提升鰭的表面品質(zhì)可增加柵極親合(gate coupling，亦即柵極對通道的控制能力)，并可藉此達到半導體結(jié)構(gòu)300的更固定的臨界電壓、更高的電流及/或更低的漏電流。
[0080]圖4A-4C為本公開實施例包括一作為鈍化層的硫化銦以提升源極/漏極接觸的品質(zhì)的半導體結(jié)構(gòu)400(例如為鰭式場效晶體管)在其制造方法中各階段的剖面圖。參見圖4A，半導體結(jié)構(gòu)400包括一半導體基板401、由第一半導體材料形成的第一半導體層405、隔離元件403以、由第二半導體材料形成的鰭結(jié)構(gòu)407及一介電層415。在一些實施例中，半導體基板401可為主體硅基板?；蛘撸雽w基板401可包括元素半導體，例如結(jié)晶態(tài)的硅或鍺、或化合物半導體、例如SiGe、SiC、GaAs, GaP, InP、InAs及/或InSb、或上述的組合?；蛘撸?01可為絕緣層上覆娃基板。絕緣層上覆娃基板可使用注氧隔離(separat1nby implantat1n of oxygen，SIM0X)，晶片接合及/或其它適合的方法形成?；?01可包括多個摻雜區(qū)以及其它適合的元件。
[0081]與半導體結(jié)構(gòu)300相似，第一半導體層405可作為一緩沖層，第二半導體層407可對應第3圖的鰭結(jié)構(gòu)307。此外，第二半導體層407可為N型摻雜或P型摻雜以形成半導體結(jié)構(gòu)400的源極漏極特征(feature)。例如，第一半導體層405可為GaAs，而第二半導體層407可由N型重摻雜的InAs、InGaAs或其它銦基半導體材料形成。
[0082]參見圖4B，鈍化層409通過圖1的方法100形成于此銦基層407的表面上，以提升此銦基層407的表面品質(zhì)。接著，參見圖4C，在一些實施例中，由鈦/氮化鈦(Ti/TiN)形成的導電層413可沉積于此鈍化層409上，并形成一金屬接觸417于此鈦/氮化鈦層413，并藉此于半導體結(jié)構(gòu)400的源極/漏極特征處形成一金屬-絕緣層-半導體接觸(metal-1nsulator-semiconductor contact)。
[0083]圖5A顯示本公開一些實施例中不同的預清洗溶液及/或不同的濕氧化溶液對于In、Ga及As的比例的影響。此外，圖5A比較不同的預清洗溶液及/或不同的濕氧化溶液的組合與所形成的硫化銦層的厚度的關(guān)系。詳細而言，如圖5A所示，該圖表包括七個柱(例如501)，而每一個柱對應至一種于形成硫化銦鈍化層(例如圖1的107)前的預清洗及/或濕氧化溶液的組合。每個柱更包括如圖所示的三個數(shù)字。在一實施例中，此數(shù)字對應至InGaAs半導體表面上的每個材料的比例。圖5A更包括標線502以表示不同的預清洗溶液及/或的濕氧化溶液的組合與所形成的硫化銦層的厚度的關(guān)系。例如，如圖5A的柱501所示，于硫化步驟(例如107)之前，InGaAs半導體表面由氯化氫處理以移除污染物(步驟103)，且通過氨-過氧化氫混合物以形成氧化銦層(步驟105)。于形成硫化銦層后(例如107)，柱501顯示In、Ga及As的比例為47、20、132。此外，硫化銦層的厚度量測出為大約三個單層的厚度(如圖5A右側(cè)的縱軸所示)。
[0084]圖5B顯示三個由不同的預清洗溶液及/或的濕氧化溶液組合對InGaAs半導體表面處理的硫化銦層的X光光電光譜(X-ray photoelectron spectroscopy spectra)。如圖5B所示，530對應的處理包括移除污染物的步驟103、形成氧化銦層的步驟105、及形成硫化銦層的步驟107。540對應的處理包括移除污染物的步驟103、及形成硫化銦層的步驟107。550對應的處理包括移除污染物的步驟103。在一些實施例中，與處理方法540與550相比，通過實施本公開的方法(亦即530)來鈍化InGaAs材料的表面，可檢測到最強的硫化物強度，如圖5B所示。
[0085]本公開提供一方法以及一場效晶體管的結(jié)構(gòu)，此場效晶體管的結(jié)構(gòu)具有改善的銦基半導體表面(亦即較少的Dlt)。此銦基半導體表面可應用于任何適合的半導體元件，包括源極/漏極元件的界面及/或通道區(qū)及柵極介電層之間的界面。詳細而言，本公開通過形成一硫化銦鈍化層，以提供較佳的銦基半導體表面的品質(zhì)，齊聚有較低的界面態(tài)(Dlt)密度、較低的肖特基阻障高度(Schottky barrier height)、且可抑制原生氧化物層的形成等等。藉此，被此硫化銦層鈍化的半導體元件的性能可以顯著提升。
[0086]本公開提供一種半導體結(jié)構(gòu)的制造方法，包括:提供半導體表面；于半導體表面上以第一水溶液進行濕式化學氧化(wet chemical oxidat1n)步驟，以形成氧化物層于半導體表面上；及于氧化物層上以第二水溶液進行硫化(sulfurizat1n)步驟，以形成硫化物層于半導體表面上。
[0087]本公開更提供一種半導體結(jié)構(gòu)，包括:半導體元件(semiconductor feature);及鈍化層，包括硫化銦(indium sulfide)形成于半導體元件的表面上，其中半導體元件的表面包括銦基三五族化合物半導體材料(indium-based II1-V compound semiconductormaterial)。
[0088]本公開又提供一種半導體結(jié)構(gòu)的制造方法，包括:提供銦基半導體表面(indium-based semiconductor surface);于銦基半導體表面上以第一溶液進行濕式化學氧化(wet chemical oxidat1n)步驟，以形成氧化物層于銦基半導體表面上；及于氧化物層上以第二溶液進行硫化(sulfurizat1n)步驟，以形成硫化銦層(indium-sulfidelayer)于銦基半導體表面上。
[0089]雖然本公開的實施例及其優(yōu)點已公開如上，但應該了解的是，任何所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本公開的精神和范圍內(nèi)，當可作更動、替代與潤飾。此外，本公開的保護范圍并未局限于說明書內(nèi)所述特定實施例中的工藝、機器、制造、物質(zhì)組成、裝置、方法及步驟，任何所屬技術(shù)領(lǐng)域中具有通常知識者可從本公開揭示內(nèi)容中理解現(xiàn)行或未來所發(fā)展出的工藝、機器、制造、物質(zhì)組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結(jié)果皆可根據(jù)本公開使用。因此，本公開的保護范圍包括上述工藝、機器、制造、物質(zhì)組成、裝置、方法及步驟。另外，每一權(quán)利要求構(gòu)成個別的實施例，且本公開的保護范圍也包括各個權(quán)利要求及實施例的組合。
【主權(quán)項】
1.一種半導體結(jié)構(gòu)的制造方法，包括: 提供一半導體表面； 于該半導體表面上以一第一水溶液進行濕式化學氧化步驟，以形成一氧化物層于該半導體表面上；及 于該氧化物層上以一第二水溶液進行硫化步驟，以形成一硫化物層于該半導體表面上。2.如權(quán)利要求1所述的半導體結(jié)構(gòu)的制造方法，還包括于形成該氧化物層之前，移除該半導體表面上的一原生氧化物層。3.如權(quán)利要求1所述的半導體結(jié)構(gòu)的制造方法，還包括于形成該硫化物層之后，形成一柵極介電層于該硫化物層上，藉此形成一柵極堆疊，及/或形成一導電層于該硫化物層上，藉此形成一源極/漏極特征，其中該導電層包括鈦/氮化鈦。4.如權(quán)利要求1所述的半導體結(jié)構(gòu)的制造方法，其中該半導體表面包括含銦三五族半導體材料。5.如權(quán)利要求1所述的半導體結(jié)構(gòu)的制造方法，其中該第一水溶液包括氨-過氧化氫。6.如權(quán)利要求5所述的半導體結(jié)構(gòu)的制造方法，其中該第二水溶液包括硫化銨。7.如權(quán)利要求6所述的半導體結(jié)構(gòu)的制造方法，其中該硫化物層包括硫化銦，且該硫化物層于厚度上包括至少三個單層的硫化銦。8.—種半導體結(jié)構(gòu)，包括: 一半導體元件；及 一鈍化層，包括一硫化銦形成于該半導體元件的一表面上， 其中該半導體元件的該表面包括銦基三五族化合物半導體材料。9.如權(quán)利要求8所述的半導體結(jié)構(gòu)，其中該半導體元件包括一通道區(qū)，且該半導體結(jié)構(gòu)更包括一柵極介電層，形成于該鈍化層上。10.如權(quán)利要求8所述的半導體結(jié)構(gòu)，其中該半導體元件包括一源極/漏極區(qū)，且該半導體結(jié)構(gòu)還包括一導電層，形成于該鈍化層上，其中該導電層包括鈦/氮化鈦。
【文檔編號】H01L21/18GK105977218SQ201510860542
【公開日】2016年9月28日
【申請日】2015年11月30日
【發(fā)明人】鬼木悠丞, 巫凱雄
【申請人】臺灣積體電路制造股份有限公司