形成半導(dǎo)體裝置的電阻結(jié)構(gòu)的方法
【專(zhuān)利說(shuō)明】形成半導(dǎo)體裝置的電阻結(jié)構(gòu)的方法
[0001 ] 本申請(qǐng)是申請(qǐng)?zhí)枮?01080026114.3，申請(qǐng)日為2010年05月07日，發(fā)明名稱為“包含金屬柵極與形成于絕緣結(jié)構(gòu)上的含硅電阻器的半導(dǎo)體裝置”的中國(guó)專(zhuān)利申請(qǐng)的分案申請(qǐng)。
技術(shù)領(lǐng)域
[0002]本揭示內(nèi)容大體有關(guān)于集成電路的制造領(lǐng)域，且更特別的是，有關(guān)于復(fù)雜集成電路中形成于隔離結(jié)構(gòu)上方的電阻器。
【背景技術(shù)】
[0003]在現(xiàn)代的集成電路中，在單一芯片區(qū)上形成極多個(gè)別的電路組件，例如形式為CM0S、NM0S、PM0S組件的場(chǎng)效應(yīng)晶體管、電阻器、電容器及其類(lèi)似者。通常這些組件的特征尺寸隨著每一個(gè)新電路世代的引進(jìn)而穩(wěn)定地減小以提供在速度及/或耗電量方面有高效能的現(xiàn)有集成電路。減小晶體管的尺寸為穩(wěn)定地改善復(fù)雜集成電路(例如，CPU)之裝置效能的重要態(tài)樣。減小尺寸一般可提高切換速度，從而增強(qiáng)訊號(hào)的處理效能。
[0004]除了大量的晶體管組件以外，通常會(huì)依照基本電路布局的要求，在集成電路中形成多個(gè)被動(dòng)電路組件，例如電容器及電阻器。由于電路組件減小尺寸，不僅可改善個(gè)別晶體管組件的效能，也可顯著提高它們的封裝密度(packing density)，從而提供將功能并入給定芯片區(qū)的可能性。因此之故，已開(kāi)發(fā)出高度復(fù)雜的電路，這些可包括不同種類(lèi)的電路，例如類(lèi)比電路、數(shù)字電路及其類(lèi)似者，從而在單芯片(SOC)上可提供整個(gè)系統(tǒng)。
[0005]盡管晶體管組件為高度復(fù)雜集成電路中的主要電路組件以及實(shí)質(zhì)決定這些裝置的整體效能，然而仍需要其它的組件，例如電容器及電阻器，其中相對(duì)于晶體管組件的縮放，也必須調(diào)整這些被動(dòng)電路組件的尺寸以免消耗過(guò)多有用的芯片區(qū)。此外，為了滿足根據(jù)基本電路設(shè)計(jì)所緊密設(shè)定之容限(margin)，可能必須以高精確度設(shè)置該等被動(dòng)組件(如電阻器)。例如，即使于實(shí)質(zhì)上為數(shù)字之電路設(shè)計(jì)中，也可能必須將對(duì)應(yīng)之電阻值設(shè)置于緊密設(shè)定之容忍范圍內(nèi)，以便避免過(guò)度地造成運(yùn)作不穩(wěn)定及/或加強(qiáng)訊號(hào)傳遞延遲(signalpropagat1n delay)。例如，于精密的應(yīng)用中，電阻器經(jīng)常以“集成化多晶娃(integratedpolysilicon)”電阻器之形式設(shè)置，多晶硅電阻器可形成于隔離結(jié)構(gòu)上方，以便得到所欲之電阻值，而不會(huì)造成顯著的寄生電容(parasitic capacitance)，如于可形成于主動(dòng)半導(dǎo)體中之“埋入式”電阻結(jié)構(gòu)之情形中可能會(huì)發(fā)生者。因此，典型的多晶硅電阻器可能需要沉積基本的多晶硅材料，該多晶硅材料的沉積經(jīng)?？膳c用于晶體管組件之多晶硅柵極電極材料的沉積結(jié)合。于該柵極電極結(jié)構(gòu)之圖案化期間，也可形成這些電阻器，而這些電阻器之尺寸可能明顯地取決于該多晶娃材料之基本比電阻值(basic specific resistance value)以及后續(xù)之摻雜物材料之類(lèi)型及濃度，其中，該摻雜物可能經(jīng)混入該電阻器以調(diào)整電阻值。通常由于經(jīng)摻雜的多晶硅材料之電阻值可能為摻雜物濃度之非線性函數(shù)，因而通常需要特定的注入制程，而與其它任何用于調(diào)整晶體管之柵極電極之多晶硅材料特性之注入程序無(wú)關(guān)，可能因此造成中尚復(fù)雜度之制造程序。
[0006]此外，持續(xù)縮減復(fù)雜集成電路之特征尺寸已造成場(chǎng)效晶應(yīng)體管之柵極長(zhǎng)度約為50納米或更短。場(chǎng)效應(yīng)晶體管(不論是N型溝道晶體管或者P型溝道晶體管)通常包括所謂的“PN結(jié)(PN junct1n)”，該P(yáng)N結(jié)由高度摻雜區(qū)(被稱為“漏極”及“源極”區(qū))與鄰近高度摻雜區(qū)的輕度摻雜或無(wú)摻雜區(qū)(被稱為“溝道”區(qū))的接口所形成。于場(chǎng)效應(yīng)晶體管中，該溝道區(qū)的導(dǎo)電率(conductivity)(亦即，該導(dǎo)電溝道之電流驅(qū)動(dòng)能力)受控于形成于該溝道區(qū)附近以及用薄絕緣層與該溝道區(qū)分隔開(kāi)的柵極電極。該溝道區(qū)的導(dǎo)電率(在因施加適當(dāng)控制電壓于該柵極電極而形成導(dǎo)電溝道之后)取決于漏極及源極區(qū)的摻雜物濃度、電荷載體的迀移率，而對(duì)于給定之晶體管寬度而言，該溝道區(qū)的導(dǎo)電率亦取決于該源極區(qū)與該漏極區(qū)之間的距離(也稱為“溝道長(zhǎng)度”)。
[0007]目前，由于硅具有能夠近乎無(wú)限制地取得、廣為人知的特性以及相關(guān)材料與制程、以及過(guò)去50多年來(lái)所累積的經(jīng)驗(yàn)，故大多數(shù)復(fù)雜的集成電路以硅為基礎(chǔ)。因此，硅很可能仍是未來(lái)的電路世代所采用之較佳材料。硅于半導(dǎo)體裝置制造中扮演重要角色的理由之一在于硅/ 二氧化硅接口有允許不同區(qū)域彼此能可靠地電性隔離的優(yōu)異特性。硅/ 二氧化硅接口在高溫下穩(wěn)定，因此允許實(shí)施高溫制程，通常在不犧牲該接口之電性特性下，為了活化摻雜物以及為了修復(fù)晶體損傷的退火制程(anneal processes)而需如此。因此，于場(chǎng)效晶應(yīng)體管中，較佳的是采用二氧化娃作為柵極絕緣層(gate insulat1n layer)，該柵極絕緣層系隔開(kāi)柵極電極(通常由多晶硅所構(gòu)成)與硅溝道區(qū)。然而，在進(jìn)一步裝置縮放(devicescaling)時(shí)，為了實(shí)質(zhì)上避免所謂的“短溝道效應(yīng)(short channel behav1r)”，溝道長(zhǎng)度的縮減可能需要二氧化硅柵極介電材料的厚度做出對(duì)應(yīng)的適應(yīng)性改變，而根據(jù)短溝道效應(yīng)，溝道長(zhǎng)度的變化可能對(duì)于晶體管的臨界電壓(threshoId voltage)有顯著的影響。被積極縮小而有相對(duì)較低供應(yīng)電壓從而減少臨界電壓的晶體管裝置系因此面臨由二氧化硅柵極介電材料厚度減少所造成的顯著漏電流(leakage current)增加。例如，為了維持該柵極電極與該溝道區(qū)之間所需的電容性親合(capacitive coupling)，大約0.08微米的溝道長(zhǎng)度可能需要由厚度薄至大約1.2納米的二氧化硅所制成之柵極介電材料。一般而言，盡管具有極短溝道的高速晶體管組件可用于高速訊號(hào)路徑為較佳，其中具有較長(zhǎng)溝道的晶體管組件可使用于較不關(guān)鍵的訊號(hào)路徑(例如，此類(lèi)較不關(guān)鍵的晶體管可作為儲(chǔ)存晶體管)，然而由電荷載體直接穿隧透過(guò)高速晶體管組件之極薄二氧化硅柵極介電材料所造成的相對(duì)高漏電流可能達(dá)到氧化物厚度在I至2納米范圍內(nèi)的數(shù)值，而可能無(wú)法適用于任何類(lèi)型之復(fù)雜集成電路系統(tǒng)的熱設(shè)計(jì)功率需求(thermal design power requirement)。
[0008]因此之故，已有人考慮換掉用于柵極絕緣層的二氧化硅，特別是高度精密的應(yīng)用?？赡艿奶娲牧习ㄓ忻黠@較高電容率(permi tt i vi ty)的材料使得經(jīng)對(duì)應(yīng)地形成之柵極絕緣層的實(shí)質(zhì)較大厚度可提供用極薄二氧化硅層可得到的電容耦合。已有人建議用高電容率的材料取代二氧化娃，例如氧化鉭(tantalum oxide)、鎖鈦氧化物(strontium titaniumoxide)、二氧化給(hafnium oxide)、娃給氧化物(hafnium si I icon oxide)、氧化錯(cuò)(zirconium oxide)及其類(lèi)似者。
[0009]另外，因?yàn)槎嗑Ч杩赡茉跂艠O介電材料與多晶硅材料間的接口附近會(huì)有電荷載子空乏的問(wèn)題，所以通過(guò)提供用于柵極電極的適當(dāng)導(dǎo)電材料以便取代常用的多晶硅材料可增強(qiáng)晶體管效能，從而在晶體管操作期間減少溝道區(qū)、柵極電極之間的有效電容。因此，已有人建議一種柵極堆棧，其中高k介電材料提供增強(qiáng)的電容，同時(shí)另外使任何漏電流保持在可接受的水準(zhǔn)。由于可形成非多晶硅材料(例如，氮化鈦及其類(lèi)似者)使得它可與柵極介電材料直接接觸，從而實(shí)質(zhì)避免空乏區(qū)(deplet1n zone)的出現(xiàn)，同時(shí)可實(shí)現(xiàn)中高的導(dǎo)電率。
[0010]眾所周知，晶體管的臨界電壓可取決于整體晶體管組態(tài)、漏極及源極區(qū)的復(fù)雜橫向及垂直摻雜物分布、PN結(jié)的對(duì)應(yīng)組態(tài)、以及柵極電極材料的功函數(shù)(work f unct 1n)。結(jié)果，除了提供想要的摻雜物分布以外，也必須考量晶體管的導(dǎo)電型來(lái)適當(dāng)?shù)卣{(diào)整含金屬柵極電極材料的功函數(shù)。因此之故，含金屬電極材料通常可用于N型溝道晶體管與P型溝道晶體管，它們可根據(jù)公認(rèn)有效的制造策略在極先進(jìn)的制造階段中裝設(shè)。亦即，在這些方法中，高k介電材料的形成可結(jié)合適當(dāng)?shù)暮饘俑采w層，例如氮化鈦及其類(lèi)似者，接著沉積多晶硅材料及其它的材料，如有必要，則可予以圖案化以便形成柵極電極結(jié)構(gòu)。同時(shí)，如上述，可圖案化對(duì)應(yīng)的電阻器。之后，通過(guò)形成漏極及源極區(qū)，執(zhí)行退火制程以及最終將晶體管埋入介電材料，可完成基本的晶體管組態(tài)。之后，可執(zhí)行適當(dāng)?shù)奈g刻順序，其中可暴露柵極電極結(jié)構(gòu)的頂面以及所有的電阻結(jié)構(gòu)，以及可移除多晶硅材料。之后，基于個(gè)別的掩模方案(masking regime)，可分別將適當(dāng)?shù)暮饘匐姌O材料填入N型溝道晶體管及P型溝道晶體管的柵極電極結(jié)構(gòu)，以便得到優(yōu)異的柵極電極結(jié)構(gòu)，包括高k柵極絕緣材料與含金屬電極材料，此柵極電極結(jié)構(gòu)可提供適當(dāng)?shù)墓瘮?shù)各自給N型溝道晶體管及P型溝道晶體管。同時(shí)，電阻結(jié)構(gòu)也可接受含金屬電極材料。不過(guò)，由于含金屬