一種半導體器件及其制造方法、電子裝置的制造方法
【技術(shù)領域】
[0001]本發(fā)明涉及半導體制造工藝，具體而言涉及一種半導體器件及其制造方法、電子
目.ο
【背景技術(shù)】
[0002]在先進半導體器件的制造工藝中，嵌入式鍺硅工藝可以明顯增強PMOS的性能。為了獲得更大的工藝窗口和更好的電學性能，通常是先在柵極的兩側(cè)形成側(cè)壁結(jié)構(gòu)，然后形成嵌入式鍺硅。
[0003]在現(xiàn)有的嵌入式鍺硅工藝中，通常在PMOS的源/漏區(qū)形成Σ狀凹槽以用于在其中選擇性外延生長嵌入式鍺硅，Σ狀凹槽可以有效縮短器件溝道的長度，滿足器件尺寸按比例縮小的要求。通常采用先干法蝕刻再濕法蝕刻的工藝形成Σ狀凹槽，在形成Σ狀凹槽之前，需要先形成僅遮蔽NMOS的掩膜層，再在露出的PMOS的源/漏區(qū)形成碗狀凹槽。由于形成所述掩膜層和碗狀凹槽時采用的蝕刻氣體均含有氟基氣體，蝕刻結(jié)束之后在碗狀凹槽的側(cè)壁和底部會形成碳氟聚合物，進而影響對于后續(xù)形成的Σ狀凹槽的寬度的控制，也會影響后續(xù)嵌入式鍺硅在Σ狀凹槽中的外延生長，最終導致PMOS性能的下降。
[0004]因此，需要提出一種方法，以解決上述問題。

【發(fā)明內(nèi)容】

[0005]針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種半導體器件的制造方法，包括:提供具有NMOS區(qū)和PMOS區(qū)的半導體襯底，在所述半導體襯底上形成有柵極結(jié)構(gòu)以及位于所述柵極結(jié)構(gòu)兩側(cè)的側(cè)壁結(jié)構(gòu)；在所述半導體襯底上形成掩膜層，覆蓋所述柵極結(jié)構(gòu)和所述側(cè)壁結(jié)構(gòu)；蝕刻去除覆蓋在所述PMOS區(qū)的掩膜層；實施第一灰化處理，以去除所述蝕刻所產(chǎn)生的殘留于所述PMOS區(qū)的半導體襯底和側(cè)壁結(jié)構(gòu)的表面的聚合物；在露出的所述PMOS區(qū)的柵極結(jié)構(gòu)兩側(cè)的半導體襯底中形成U形凹槽；實施第二灰化處理，以去除殘留于所述U形凹槽的側(cè)壁和底部的所述聚合物；蝕刻所述U形凹槽，以形成Σ狀凹槽。
[0006]在一個示例中，所述掩膜層包括自下而上層疊的緩沖層和應力材料層。
[0007]在一個示例中，形成所述掩膜層之后，還包括在所述掩膜層上依次形成BARC層和僅覆蓋所述NMOS區(qū)的光致抗蝕劑層的步驟。
[0008]在一個示例中，蝕刻去除覆蓋在所述PMOS區(qū)的掩膜層之前，還包括去除覆蓋在所述PMOS區(qū)的BARC層的步驟。
[0009]在一個示例中，采用干法蝕刻去除覆蓋在所述PMOS區(qū)的BARC層，蝕刻氣體包括
SO2 和 N2O
[0010]在一個示例中，蝕刻去除覆蓋在所述PMOS區(qū)的應力材料層包括主蝕刻和過蝕刻，所述主蝕刻的蝕刻氣體包括CF4、Ar和02，所述過蝕刻的蝕刻氣體包括CH3F、He和02。
[0011]在一個示例中，蝕刻去除覆蓋在所述PMOS區(qū)的緩沖層的蝕刻氣體包括CF4和Ar。
[0012]在一個示例中，所述第一灰化處理是在N2和H2的氛圍下進行的，所述H2的含量為4% -40%，溫度為 25°C -400°C。
[0013]在一個示例中，采用各向異性的干法蝕刻形成所述U形凹槽，蝕刻氣體包括HBr、Cl2、He和O2在內(nèi)的非氟基氣體。
[0014]在一個示例中，所述第二灰化處理是在高濃度的H2的氛圍下進行的，所述H2的含量為 40% -100%，溫度為 3000C -4000C ο
[0015]在一個實施例中，本發(fā)明還提供一種采用上述方法制造的半導體器件。
[0016]在一個實施例中，本發(fā)明還提供一種電子裝置，所述電子裝置包括所述半導體器件。
[0017]根據(jù)本發(fā)明，可以有效控制所述Σ狀凹槽的最寬處的尺寸，同時使形成的所述Σ狀凹槽的側(cè)壁和底部的表面有利于后續(xù)嵌入式鍺硅的外延生長。
【附圖說明】
[0018]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0019]附圖中:
[0020]圖1A-圖1D為根據(jù)本發(fā)明示例性實施例一的方法依次實施的步驟所分別獲得的器件的示意性剖面圖；
[0021]圖2為根據(jù)本發(fā)明示例性實施例一的方法依次實施的步驟的流程圖。
【具體實施方式】
[0022]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術(shù)特征未進行描述。
[0023]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟，以便闡釋本發(fā)明提出的半導體器件及其制造方法、電子裝置。顯然，本發(fā)明的施行并不限定于半導體領域的技術(shù)人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0024]應當理解的是，當在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0025][示例性實施例一]
[0026]參照圖1A-圖1D，其中示出了根據(jù)本發(fā)明示例性實施例一的方法依次實施的步驟所分別獲得的器件的示意性剖面圖。
[0027]首先，如圖1A所示，提供半導體襯底100，半導體襯底100的構(gòu)成材料可以采用未摻雜的單晶硅、摻雜有雜質(zhì)的單晶硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。作為示例，在本實施例中，半導體襯底100的構(gòu)成材料選用單晶硅。在半導體襯底100中形成有隔離結(jié)構(gòu)101，作為示例，隔離結(jié)構(gòu)101為淺溝槽隔離(STI)結(jié)構(gòu)或者局部氧化硅(LOCOS)隔離結(jié)構(gòu)。隔離結(jié)構(gòu)101將半導體襯底100分為NMOS區(qū)和PMOS區(qū)。半導體襯底100中還形成有各種阱(well)結(jié)構(gòu)，為了簡化，圖示中予以省略。
[0028]在半導體襯底100上形成有柵極結(jié)構(gòu)，作為示例，柵極結(jié)構(gòu)包括依次層疊的柵極介電層102a、柵極材料層102b和柵極硬掩蔽層102c。柵極介電層102a包括氧化物層，例如二氧化硅(S12)層。柵極材料層102b包括多晶硅層、金屬層、導電性金屬氮化物層、導電性金屬氧化物層和金屬硅化物層中的一種或多種，其中，金屬層的構(gòu)成材料可以是鎢(W)、鎳(Ni)或鈦(Ti);導電性金屬氮化物層包括氮化鈦(TiN)層；導電性金屬氧化物層包括氧化銥(IrO2)層；金屬硅化物層包括硅化鈦(TiSi)層。柵極硬掩蔽層102c包括氧化物層、氮化物層、氮氧化物層和無定形碳中的一種或多種，其中，氧化物層的構(gòu)成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未摻雜硅玻璃(USG)、旋涂玻璃(SOG)、高密度等離子體(HDP)或旋涂電介質(zhì)(SOD);氮化物層包括氮化硅(Si3N4)層；氮氧化物層包括氮氧化硅(S1N)層。柵極介電層102a、柵極材料層102b以及柵極硬掩蔽層102c的形成方法可以采用本領域技術(shù)人員所熟習的任何現(xiàn)有技術(shù)，優(yōu)選化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(RTCVD)、等離子體增強化學氣相沉積(PECVD)。
[0029]此外，作為示例，在半導體襯底100上還形成有位于柵極結(jié)構(gòu)兩側(cè)且緊靠柵極結(jié)構(gòu)的側(cè)壁結(jié)構(gòu)103。其中，側(cè)壁結(jié)構(gòu)103由氧化物、氮化物或者二者的組合構(gòu)成。在形成側(cè)壁結(jié)構(gòu)103之前，還包括LDD注入以在源/漏區(qū)形成輕摻雜漏(LDD)結(jié)構(gòu)及Halo注入以調(diào)節(jié)閾值電壓Vt和防止源/漏耗盡層的穿通。在形成側(cè)壁結(jié)構(gòu)103之后，還包括源/漏注入。
[0030]接下來，在半導體襯底100上依次沉積緩沖層104和應力材料層105，覆蓋柵極結(jié)構(gòu)和側(cè)壁結(jié)構(gòu)103。作為示例，緩沖層104可以為氧化物層或氮氧化硅層，厚度為80-150埃，優(yōu)選100埃；應力材料層105為可以為具有拉應力的氮化硅層，厚度為150-500埃。緩沖層104和應力材料層105共同構(gòu)成后續(xù)在PMOS區(qū)形成Σ狀凹槽的掩膜層。
[0031]接下來，在應力材料層105上依次形成底部抗反射涂層(BARC層)106和光致抗蝕劑層107，然后通過曝光、顯影等工藝去除覆蓋在PMOS區(qū)的光致抗蝕劑層107。
[0032]接著，如圖1B所示，去除覆蓋在PMOS區(qū)的BARC層106、應力材料層105和緩沖層104。作為示例，實施三步蝕刻完成所述去除:執(zhí)行第一步蝕刻以去除覆蓋在PMOS區(qū)的BARC層106，蝕刻氣體包括SO2和N2 ;執(zhí)行第二步蝕刻以去除覆蓋在PMOS區(qū)的應力材料層105，所述第二步蝕刻包括依次實施的主蝕刻和過蝕刻，主蝕刻的蝕刻氣體包括CF4、A