針對失配優(yōu)化具有改進(jìn)的布局的模擬電路的制作方法
【專利說明】針對失配優(yōu)化具有改進(jìn)的布局的模擬電路
[0001]相關(guān)申請的交叉引用
[0002]本專利申請要求2014年07月22日提交的、具有序列號14/337,539的、題為“AnalogCircuit with Improved Layout for Mismatch Optimizat1n” 的美國發(fā)明專利申請的優(yōu)先權(quán)，該發(fā)明專利申請要求2013年07月24日提交的、具有序列號61/857，943的、題為“Analog Circuit with Improved Layout for Mismatch Optimizat1n” 的美國臨時專利申請的優(yōu)先權(quán)，它們整體通過引用并入本文。
技術(shù)領(lǐng)域
[0003]本公開的實(shí)施例涉及模擬電路，并且特別地涉及優(yōu)化模擬電路的各種部件之間的失配。
【背景技術(shù)】
[0004]例如，由于隨機(jī)的制造變異性，具有基本相似的尺寸和配置的兩個基本相似的半導(dǎo)體部件(例如兩個晶體管)可能具有失配(例如，兩個晶體管的閾值電壓的小的差異)。半導(dǎo)體器件中的各種部件之間的失配可能惡化半導(dǎo)體器件的性能。
[0005]圖1A示意性地圖示了包括晶體管Ta、Tb和Tc的常規(guī)電流鏡100。在電流鏡100中，晶體管Ta、Tb和Tc中的每個晶體管的源極被耦合到電源電壓Vpdd。晶體管Ta、Tb和Tc的柵極彼此耦合。此外，晶體管Ta的柵極被耦合到晶體管Ta的漏極。由晶體管Ta輸出的電流Ipref經(jīng)過晶體管Tb和晶體管Tc分別被鏡像成電流Ipouta和Ipoutb。為了使電流Ipouta和Ipoutb與電流Iref基本成鏡像，晶體管Tb和Tc必須與晶體管Ta基本匹配。
[0006]圖1B不意性地圖不了圖1A的晶體管Ta、Tb和Tc的俯視圖；并且圖1C不意性地圖不了晶體管Ta、Tb和Tc的橫截面圖。如在圖1B和圖1C中所圖示，晶體管Ta具有柵極區(qū)域14a、在N阱12a上形成的源極區(qū)域16al和漏極區(qū)域16a2。在圖1C中還圖示了在晶體管Ta的源極區(qū)域和漏極區(qū)域附近形成的口袋(pocket)注入?yún)^(qū)域20a(例如，包括N型口袋注入摻雜劑)。晶體管Tb和晶體管Tc具有與晶體管Ta的相似的部件。
[0007]晶體管Ta、Tb和Tc的柵極區(qū)域14a、14b和14c可以具有基本相似的尺寸(例如，以減少晶體管之間的失配)。例如，在圖1B中，晶體管Ta、Tb和Tc的柵極區(qū)域14a、14b和14c中的每個柵極區(qū)域具有長度L和寬度W。
[0008]例如，可以通過采用晶體管Ta、Tb和Tc中的每個晶體管的相對較大的寬度和/或相對較大的長度減少晶體管Ta、Tb和Tc之間的失配。然而，為晶體管Ta、Tb和Tc采用相對較大的寬度和/或相對較大的長度可能并不總是可行。
[0009]在半導(dǎo)體器件中(例如，尤其是在其中阱或者襯底被相對較輕地?fù)诫s或幾乎未被摻雜的半導(dǎo)體器件中)，各種部件之間的失配是基于，例如，口袋注入劑量的波動。作為示例，晶體管Ta、Tb和Tc的閾值電壓之間的失配的標(biāo)準(zhǔn)差與晶體管Ta、Tb和Tc的口袋注入?yún)^(qū)域中的摻雜劑的平均數(shù)的平方根的倒數(shù)基本成比例。然而，如在圖1C中所圖示，晶體管Ta、Tb和Tc中的每個晶體管具有相對較低的口袋注入。例如，在晶體管Ta的口袋注入?yún)^(qū)域20a中的摻雜劑與晶體管Ta的尺寸相比相對較低。在口袋注入?yún)^(qū)域中的這種低量的摻雜劑可能導(dǎo)致晶體管Ta、Tb和Tc之間的失配增加，因此惡化電流鏡100的性能。

【發(fā)明內(nèi)容】

[0010]在各種實(shí)施例中，本公開提供了一種半導(dǎo)體器件，包括:襯底;在襯底上形成的第一晶體管；以及在襯底上形成的第二晶體管，其中半導(dǎo)體器件的公共區(qū)域形成(i)第一晶體管的漏極區(qū)域，和(ii)第二晶體管的源極區(qū)域，并且其中第一晶體管的柵極區(qū)域被電耦合到第二晶體管的柵極區(qū)域。在實(shí)施例中，在公共區(qū)域的邊緣上形成口袋注入?yún)^(qū)域;并且口袋注入?yún)^(qū)域包括口袋注入摻雜劑。在實(shí)施例中，第一區(qū)域形成第一晶體管的源極區(qū)域;并且第二區(qū)域形成第二晶體管的漏極區(qū)域。在實(shí)施例中，公共區(qū)域是第一公共區(qū)域，并且其中半導(dǎo)體器件進(jìn)一步包括:在襯底上形成的第三晶體管，其中半導(dǎo)體器件的第二公共區(qū)域形成(i)第二晶體管的漏極區(qū)域，和(ii)第三晶體管的源極區(qū)域，并且其中第二晶體管的柵極區(qū)域被電耦合到第三晶體管的柵極區(qū)域。在實(shí)施例中，第一晶體管的柵極區(qū)域經(jīng)由金屬層被電耦合到第二晶體管的柵極區(qū)域。在實(shí)施例中，第一晶體管和第二晶體管被串聯(lián)耦合。在實(shí)施例中，第一晶體管的柵極區(qū)域具有第一尺寸和第二尺寸;第二晶體管的柵極區(qū)域具有第三尺寸和第四尺寸;第一尺寸與第三尺寸基本相等;第二尺寸與第四尺寸基本相等;并且選擇第一尺寸和第三尺寸使得第一尺寸和第三尺寸之和與預(yù)定義的尺寸基本相等。在實(shí)施例中，第一晶體管和第二晶體管在功能上作為單個晶體管操作。在實(shí)施例中，第一晶體管和第二晶體管中的每個晶體管都是金屬氧化物半導(dǎo)體場效應(yīng)晶體管(M0SFET)。
[0011]在各種實(shí)施例中，本公開提供了一種形成半導(dǎo)體器件的方法，方法包括:形成襯底;在襯底上形成第一晶體管；以及在襯底上形成第二晶體管，其中半導(dǎo)體器件的公共區(qū)域形成(i)第一晶體管的漏極區(qū)域，和(ii)第二晶體管的源極區(qū)域，并且其中第一晶體管的柵極區(qū)域被電耦合到第二晶體管的柵極區(qū)域。在實(shí)施例中，方法進(jìn)一步包括:在公共區(qū)域的邊緣上形成口袋注入?yún)^(qū)域，其中口袋注入?yún)^(qū)域包括口袋注入摻雜劑。在實(shí)施例中，第一區(qū)域形成第一區(qū)域形成第一晶體管的源極區(qū)域;并且第二區(qū)域形成第二晶體管的漏極區(qū)域。在實(shí)施例中，公共區(qū)域是第一公共區(qū)域，并且其中方法進(jìn)一步包括:在襯底上形成第三晶體管，其中半導(dǎo)體器件的第二公共區(qū)域形成(i)第二晶體管的漏極區(qū)域，和(ii)第三晶體管的源極區(qū)域，并且其中第二晶體管的柵極區(qū)域被電耦合到第三晶體管的柵極區(qū)域。在實(shí)施例中，第一晶體管的柵極區(qū)域經(jīng)由金屬層被電耦合到第二晶體管的柵極區(qū)域。在實(shí)施例中，第一晶體管和第二晶體管被串聯(lián)耦合。在實(shí)施例中，第一晶體管的柵極區(qū)域具有第一尺寸和第二尺寸;第二晶體管的柵極區(qū)域具有第三尺寸和第四尺寸;第一尺寸與第三尺寸基本相等；第二尺寸與第四尺寸基本相等;并且方法進(jìn)一步包括選擇第一尺寸和第三尺寸使得第一尺寸和第三尺寸之和與預(yù)定義的尺寸基本相等。在實(shí)施例中，第一晶體管和第二晶體管在功能上作為單個晶體管操作。在實(shí)施例中，第一晶體管和第二晶體管中的每個晶體管都是金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)。
【附圖說明】
[0012]通過結(jié)合著附圖的以下詳細(xì)描述，將容易理解本公開的實(shí)施例。為了幫助該描述，同樣的附圖標(biāo)記指示同樣的結(jié)構(gòu)元件。在附圖的圖中以示例的方式并且以非限制的方式圖示各種實(shí)施例。
[0013]圖1A示意性地圖示了包括多個晶體管的常規(guī)電流鏡。
[0014]圖1B示意性地圖示了圖1A的多個晶體管的俯視圖。
[0015]圖1C示意性地圖示了圖1A的多個晶體管的橫截面圖。
[0016]圖2A示意性地圖示了包括多個晶體管的電流鏡。
[0017]圖2B示意性地圖示了圖2A的多個晶體管的子集的俯視圖。
[0018]圖2C示意性地圖示了圖2A的多個晶體管的子集的橫截面圖。
[0019]圖3是用于形成半導(dǎo)體器件的方法的流程圖。
【具體實(shí)施方式】
[0020]圖2六示意性地圖示了包括晶體管了？1、了？2、了？3、了91、了92、了93、1^1、1^2和1>3的電流鏡200。電流鏡200與圖1A中的電流鏡100相似。然而，在電流鏡200中，晶體管Tpl、Tp2和Τρ3取代了圖1Α中的單個晶體管Ta。相似地，在電流鏡200中，晶體管Tql、Tq2和Tq3取代了圖1A中的單個晶體管Tb;并且晶體管Trl、Tr2和Tr3取代了圖1A中的單個晶體管Tc。
[0021 ]在實(shí)施例中，晶體管Tpl、Tp2和Tp3串聯(lián)連接(之后也被稱為“晶體管串”)，使得晶體管Tpl的源極被耦合到電壓源Vdd、晶體管Tpl的漏極被耦合到晶體管Τρ2的源極、晶體管Τρ2的漏極被耦合到晶體管Τρ3的源極以及晶體管Τρ3的漏極被耦合到提供電流Iref的電流源Is。晶體管Tpl的柵極被耦合到晶體管Tp2和Tp3中的每個晶體管的柵極。此外，晶體管Tp3的漏極被耦合到晶體管Tpl、Tp2和Τρ3中的每個晶體管的柵極。
[0022]晶體管Tql、Tq2和Tq3也串聯(lián)連接，使得晶體管Tql的源極被耦合到電壓源Vdd、晶體管Tql的漏極被耦合到晶體管Tq2的源極、晶體管Tq2