堆棧存儲器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明設(shè)及一種不同基板的存儲器裝置相互堆積（stack)而電連接的技術(shù)。尤 其，設(shè)及各基板的存儲器單元共有數(shù)據(jù)轉(zhuǎn)儲線，且各數(shù)據(jù)轉(zhuǎn)儲線相互電連接的結(jié)構(gòu)。
【背景技術(shù)】
[0002] 過去數(shù)十年，隨著半導(dǎo)體技術(shù)的快速發(fā)展，半導(dǎo)體存儲器單元的集成度大幅提高。 對于DRAM值ynamicRandomAccessMemory)而言，在一個娃基板上集成的元件數(shù)量達(dá)到 了數(shù)十個億。增加的元件數(shù)量必然會導(dǎo)致功耗的增加，同時還會因寄生效應(yīng)而導(dǎo)致操作速 度下降。然而，半導(dǎo)體基板材料或者半導(dǎo)體封裝材料的特性根本無法滿足運(yùn)樣的功率增加 趨勢，因此電路設(shè)計(jì)人員通過降低從外部向集成電路供給的電源電壓或者在集成電路內(nèi)部 設(shè)置低于外部電源電壓的內(nèi)部電源電壓來進(jìn)行應(yīng)對。低的內(nèi)部電源電壓使電路的電壓擺幅 低，從而能夠大幅降低動態(tài)電流消耗（dynamiccurrentconsumption),運(yùn)對于驅(qū)動長數(shù)據(jù) 線的電路來說是特別有效。如數(shù)學(xué)式1所示，導(dǎo)線的動態(tài)電流消耗L與施加于導(dǎo)線的電壓 變化率dVMt和導(dǎo)線電容性負(fù)載CJ勺乘積成正比。 陽00引數(shù)學(xué)式1
陽0化]即使半導(dǎo)體存儲裝置的集成度提高，也無法減少因由金屬或者多晶娃制成的導(dǎo)線 長度增加而伴隨的寄生組件，例如，寄生電阻或者寄生電容性負(fù)載（capacitiveload)。例 如，集成度從1抓DRAM提高到4抓DRAM時，導(dǎo)線長度也隨之增加4倍，從理論上講寄生組 件也隨之增加4倍。當(dāng)然，由于半導(dǎo)體制造技術(shù)越來越精細(xì)化，寄生組件實(shí)際上不會增加到 理論上的倍數(shù)。即便運(yùn)樣，當(dāng)線寬變細(xì)時每個單位長度的寄生電容將減少，但是每個單位長 度的寄生電阻反而會增加，因此，依賴于R和C的乘積的時間常數(shù)的信號的總響應(yīng)時間會隨 著集成度的增加而增加。
[0006] 由此，操作速度的下降和功耗的增加現(xiàn)象在半導(dǎo)體存儲裝置上表現(xiàn)得尤其嚴(yán)重， 運(yùn)在最近出現(xiàn)的將多個基板堆積成=維的技術(shù)中也表現(xiàn)得比較明顯。下面，對于運(yùn)方面的 問題進(jìn)行更為具體的說明。 陽007] 半導(dǎo)體存儲裝置中存儲二進(jìn)制信息的存儲器單元向行（row)和列（column)方向 陣列（array)，每當(dāng)集成度增加時二進(jìn)制信息進(jìn)出存儲器單元的路徑的寄生電阻和寄生電 容會快速增加。
[0008] 圖Ia示出現(xiàn)有技術(shù)中的多種基板通過鍵合引線的鍵合來相互連接并封裝的堆積 結(jié)構(gòu)。通過舉運(yùn)個例子說明存在的問題。圖Ia示出在由多個半導(dǎo)體基板形成的層的多層 封裝100中各半導(dǎo)體基板101、103、105通過鍵合引線的鍵合來相互連接的剖視圖。如果各 個半導(dǎo)體基板為半導(dǎo)體存儲裝置的情況下，具有如圖2所示的形狀的模塊。
[0009] 圖2是假設(shè)存儲二進(jìn)制信息的存儲器單元向行和列方向陣列而形成一個矩陣 MT_0~MT_31，且32個矩陣又形成一個大的組111~114的圖。當(dāng)然，圖2只不過是在 半導(dǎo)體存儲裝置內(nèi)部各個矩陣排列的一個例子。如果更詳細(xì)地示出一個矩陣，則會是圖3 所示的結(jié)構(gòu)。
[0010] 各存儲器單元（MC)向行和列方向陣列而形成矩陣，在列方向上位線共同地連接 于存儲器單元，并讀寫二進(jìn)制信息。向存儲器單元寫入二進(jìn)制信息的路徑大致為：通過連接 在半導(dǎo)體基板外部的針（pin)或者封裝（package),按照輸入輸出電路（10電路）-全局?jǐn)?shù) 據(jù)線-本地?cái)?shù)據(jù)線-位線-存儲器單元的順序進(jìn)行。讀取路徑與寫入路徑的順序相反。
[0011] 如果將沿著讀取和寫入路徑存在的寄生組件等效地簡略表示，則如圖4所示一 樣。 陽01引當(dāng)圖3為第一基板的半導(dǎo)體存儲裝置101，位線長度為400ym(微米）時，假設(shè)每 個單位ym的電容為InF(納法），則位線的總電容CeiT為〇.4pF(皮法）。本地?cái)?shù)據(jù)線的長 度約為位線長度的十倍左右，因此本地?cái)?shù)據(jù)線的總電容Cuc為4pF，當(dāng)全局?jǐn)?shù)據(jù)線長度為數(shù) 據(jù)線長度的五倍時，全局?jǐn)?shù)據(jù)線的總電容為2〇pF的較大的值。二進(jìn)制信息經(jīng)過位線-本 地?cái)?shù)據(jù)線-全局?jǐn)?shù)據(jù)線路徑時，應(yīng)分別W0. 4pF、4pF及20pF的順序進(jìn)行充電或者放電，運(yùn) 意味著數(shù)據(jù)傳播延遲時間將增加。傳播延遲時間與路徑的時間常數(shù)成正比。為了便于計(jì)算， 假設(shè)路徑的總的寄生電阻為IOQ時，路徑的時間常數(shù)為244PS(皮秒）的較大的值。
[0013] 另外，從功耗的角度考慮，當(dāng)一個周期為4ns(納秒）時，如果數(shù)據(jù)線的電壓變化達(dá) 至IJ1. 2V，則根據(jù)數(shù)學(xué)式1的動態(tài)電流消耗為1. 2mA(毫安）。此時，如果數(shù)據(jù)由32位組成， 則成對（pair)組成的數(shù)據(jù)線的總數(shù)量為64個，結(jié)果在一個周期內(nèi)32位數(shù)據(jù)線所消耗的總 的動態(tài)電流就能達(dá)到1. 2mA的64倍即76. 8mA。并且，經(jīng)過輸入輸出電路（10電路）之后， 基于引線鍵合（wirebonding)或者封裝的引線框架的寄生組件CpKc達(dá)到幾pF至幾十pF， 會導(dǎo)致上述的兩種問題更加惡化。
[0014] 如圖化所示，即使用穿透娃通孔（T虹OU曲SiliconVia,TSV)技術(shù)將半導(dǎo)體存儲 裝置的各基板連接，上述問題也不會消失。只是減少相當(dāng)于基于引線鍵合或者封裝的引線 框架的寄生組件CpK。導(dǎo)致的傳播延遲時間的增加量或者功耗的增加量的量。
[0015] 因此，W=維堆積而提供的半導(dǎo)體裝置或者半導(dǎo)體存儲裝置，需要通過傳播延遲 時間的降低來提高操作速度，并降低功耗。

【發(fā)明內(nèi)容】

[0016] (一）要解決的技術(shù)問題
[0017] 本發(fā)明所要解決的技術(shù)問題是提供一種堆找存儲器，所述堆找存儲器的結(jié)構(gòu)為： 在由包括至少一個W上的半導(dǎo)體存儲裝置的多個半導(dǎo)體基板堆積的情況下，在一個基板上 形成的數(shù)據(jù)轉(zhuǎn)儲線與在另一個基板上形成的數(shù)據(jù)轉(zhuǎn)儲線電連接。 陽01引（二）技術(shù)方案
[0019] 根據(jù)本發(fā)明的一個方面的堆找存儲器，在第一基板上包括第一類型存儲器單元， 在第二基板上包括第二類型存儲器單元，并且運(yùn)些存儲器單元通過數(shù)據(jù)轉(zhuǎn)儲線相互電連 接。
[0020] 根據(jù)本發(fā)明的實(shí)施例，在第一類型存儲器單元或者第二類型存儲器單元與數(shù)據(jù)轉(zhuǎn) 儲線之間可增加開關(guān)。各數(shù)據(jù)轉(zhuǎn)儲線電連接，所述電連接可W是如金屬等導(dǎo)電性物質(zhì)直接 接觸來實(shí)現(xiàn)，或者是利用眾所周知的DBI等技術(shù)，或者是電連接部位通過墊板區(qū)域來實(shí)現(xiàn)。 墊板區(qū)域的導(dǎo)電性物質(zhì)的寬度可大于形成數(shù)據(jù)轉(zhuǎn)儲線的導(dǎo)電性物質(zhì)的線的寬度。
[0021] 根據(jù)本發(fā)明的實(shí)施例，第一類型存儲器單元或者第二類型存儲器單元可W是易失 性存儲器單元或者非易失性存儲器單元。
[0022] 根據(jù)本發(fā)明的實(shí)施例，在數(shù)據(jù)轉(zhuǎn)儲線和墊板之間可增加用于選擇性地連接的轉(zhuǎn)儲 開關(guān)。
[0023] 根據(jù)本發(fā)明的另一個方面的堆找存儲器，在一個基板上設(shè)置有包括存儲器單元、 讀出放大器列選擇電路等的核屯、電路，在另一個基板上設(shè)置有負(fù)責(zé)輸入和輸出的輸入輸出 電路，并且在各個基板之間可包括連接所述各基板的數(shù)據(jù)轉(zhuǎn)儲線。
[0024] 根據(jù)本發(fā)明的實(shí)施例，第一類型存儲器單元或者第二類型存儲器單元與數(shù)據(jù)轉(zhuǎn)儲 線之間可增加開關(guān)。
[00巧]根據(jù)本發(fā)明的又一方面的堆找存儲器，在分別屬于第一基板和第二基板的存儲器 單元通過數(shù)據(jù)轉(zhuǎn)儲線相互收發(fā)數(shù)據(jù)時，運(yùn)些數(shù)據(jù)轉(zhuǎn)儲線與基板的外部收發(fā)數(shù)據(jù)時所需的線 的位線或者字線無關(guān)，可W單獨(dú)存在。
[0026] (S)有益效果
[0027] 根據(jù)本發(fā)明，當(dāng)多個半導(dǎo)體基板疊層時，各個基板之間的數(shù)據(jù)傳輸速度加快，且功 耗下降。即使各個基板之間數(shù)據(jù)轉(zhuǎn)儲線一對一對應(yīng)或者多個相對應(yīng)時，通過能夠選擇數(shù)據(jù) 轉(zhuǎn)儲線的開關(guān)，能夠有效地實(shí)現(xiàn)數(shù)據(jù)轉(zhuǎn)儲，因此適合用作緩沖存儲器。
【附圖說明】
[0028] 圖Ia是示出通過鍵合引線來連接各個基板的現(xiàn)有的結(jié)構(gòu)的圖。
[0029] 圖化是示出通過穿透娃通孔（TSV)來連接各個基板的現(xiàn)有的結(jié)構(gòu)的圖。
[0030] 圖2是示出半導(dǎo)體存儲器的設(shè)置