具有由金屬源極/漏極和共形再生長源極/漏極導(dǎo)致的單軸應(yīng)變的量子阱mosfet溝道的制作方法
【專利說明】具有由金屬源極/漏極和共形再生長源極/漏極導(dǎo)致的單軸應(yīng)變的量子阱MOSFET溝道
[0001]本申請是申請日為2009年12月23日、發(fā)明名稱為“具有由金屬源極/漏極和共形再生長源極/漏極導(dǎo)致的單軸應(yīng)變的量子阱MOSFET溝道”的專利申請200980157706.6的分案申請。
技術(shù)領(lǐng)域
[0002]電路器件以及電路器件的制造和結(jié)構(gòu)
【背景技術(shù)】
[0003 ]提高襯底上電路器件(例如，半導(dǎo)體(例如硅)襯底上的集成電路(I C)晶體管、電阻器、電容器等)的性能通常是設(shè)計、制造和操作那些器件期間考慮的主要因素。例如，在設(shè)計和制造或形成金屬氧化物半導(dǎo)體(M0S)晶體管器件，例如互補金屬氧化物半導(dǎo)體(CMOS)中使用的那些晶體管器件時，常常希望增強電子在N型M0S器件(n-MOS)溝道中的運動并增強帶正電空穴在P型M0S器件(p-MOS)溝道中的運動。評估器件性能中的關(guān)鍵參數(shù)是在給定設(shè)計電壓下輸送的電流。這個參數(shù)通稱為晶體管驅(qū)動電流或飽和電流(IDsat)。驅(qū)動電流受到包括晶體管的溝道迀移率和外部電阻的因素影響。于是，器件性能受到溝道迀移率(例如，源極和漏極之間溝道中的載流子迀移率)和外部電阻(Rext)(例如，在源極接觸和漏極接觸之間看到的外部電阻)的影響。
[0004]晶體管的溝道區(qū)中的載流子(即空穴和電子)迀移率可能受到溝道材料組成、摻雜和應(yīng)變(例如拉應(yīng)變或壓應(yīng)變)的影響。更大的載流子迀移率直接轉(zhuǎn)化成給定設(shè)計電壓和柵極長度的更大驅(qū)動電流?？梢酝ㄟ^使溝道區(qū)的晶格發(fā)生應(yīng)變來增大載流子迀移率。對于P-M0S器件，通過在晶體管的溝道區(qū)中產(chǎn)生壓應(yīng)變來提高載流子迀移率(即空穴迀移率)。對于n-MOS器件，通過在晶體管的溝道區(qū)中產(chǎn)生拉應(yīng)變來提高載流子迀移率(即電子迀移率)。
[0005]Rext可能受到溝道材料組成、摻雜和應(yīng)變的影響。Rext也可能受到源極/漏極材料組成和摻雜；源極/漏極接觸組成和摻雜；以及源極/漏極接觸與源極和漏極材料之間的界面的影響?？梢詫⑼獠侩娮璺Q為如下之和:(1)與歐姆接觸(金屬到半導(dǎo)體和半導(dǎo)體到金屬)相關(guān)聯(lián)的電阻，(2)源極/漏極區(qū)域自身之內(nèi)的電阻，(3)溝道區(qū)和源極/漏極區(qū)域之間的區(qū)域(即，尖端區(qū)域)的電阻，以及(4)初始襯底-外延層界面位置由于雜質(zhì)(碳，氮，氧)污染導(dǎo)致的界面電阻。
[0006]—些晶體管使用了“量子阱”(QW)，例如在源極和漏極之間。量子阱是如下概念:包括溝道“堆棧”的設(shè)計，以限制MOSFET器件參與輸運的載流子的能量區(qū)域。在這里，限制的能量區(qū)域(例如層)是在頂層和底層之間界定的較低帶隙的區(qū)域，頂層和底層均具有更高帶隙。例如，量子阱可以包括兩層硅之間的一層鍺(Ge)或一層硅鍺(SiGe)?；蛘?，量子阱可以包括磷化銦(InP)頂層和砷化銦鋁(InAlAs)底層之間的一層銦砷化鎵(InGaAs)。在每種情況下，可以將頂層描述為“緩沖”和/或頂部“勢皇”層，以提供載流子在“溝道”層中的限制，還使柵極堆棧中的缺陷對溝道(例如，對于掩埋溝道結(jié)構(gòu))中載流子迀移率的散射效應(yīng)最小化。而且，可以將底層描述為底部“緩沖”層，從而提供載流子在“溝道”層(例如頂層)中的限制，還通過將溝道與體(例如，對于SOI那樣的方案)絕緣來改善靜電完整性。
[0007]在底部緩沖層下方可以是襯底。襯底可以是體類型的襯底或絕緣體上硅(SOI)襯底。襯底可以包括QW底部緩沖下方的漸變緩沖。漸變緩沖下方可以是另一緩沖層或襯底層，例如硅處理晶片?；蛘?，在底部勢皇下方可以是絕緣層，然后是襯底，例如形成絕緣體上硅(SOI)或絕緣體上異質(zhì)結(jié)構(gòu)(Η0Ι)結(jié)構(gòu)。通常，可以將QW底部緩沖層下方的層描述為襯底或襯底的一部分。
【附圖說明】
[0008]圖1是具有量子阱、柵極電介質(zhì)和柵極電極的襯底一部分的示意截面圖。
[0009]圖2是形成層間電介質(zhì)(ILD)并形成通過ILD到達(dá)溝道材料的接觸開口之后的圖1的不意襯底。
[0010]圖3示出了在溝道材料中形成額外開口之后的圖2的襯底。
[0011]圖4示出了在底部緩沖上以及在溝道材料中的開口中形成硅化物材料之后的圖3的襯底。
[0012]圖5示出了對硅化物和溝道材料進(jìn)行熱處理之后的圖4的襯底。
[0013]圖6是曲線圖，示出了具有雙軸壓應(yīng)變和額外的單軸壓應(yīng)變的量子阱的模擬結(jié)果。
[0014]圖7是具有量子阱的襯底一部分的示意截面圖。
[0015]圖8是形成通過頂部勢皇和溝道層的源極和漏極開口之后的圖7的示意襯底。
[0016]圖9示出了在低溫下在源極和漏極開口中形成再生長共形漸變的溝道材料并具有比溝道更大的晶格常數(shù)以在溝道中導(dǎo)致單軸應(yīng)變的圖8的襯底。
[0017]圖10示出了形成尖端；間隔體;源極/漏極材料上的源極/漏極金屬；以及柵極電極之后的圖9的襯底。
[0018]圖11示出了結(jié)合了圖5或圖10的襯底的代表性CMOS結(jié)構(gòu)。
【具體實施方式】
[0019]局部應(yīng)變的晶體管量子阱(QW)溝道區(qū)可以由金屬源極/漏極實現(xiàn)，并且共形地再生長源極漏極，以在M0S晶體管的溝道區(qū)中賦予單軸應(yīng)變。這樣的工藝流程可能涉及到清除襯底中量子阱的溝道層的一部分(以及溝道層上方的層)，以形成襯底中與溝道量子阱相鄰的結(jié)區(qū)。然后可以在結(jié)區(qū)中形成一定厚度的結(jié)材料，其中結(jié)材料的晶格間距與溝道層的溝道材料的晶格間距不同并在結(jié)區(qū)之間的溝道層中導(dǎo)致單軸應(yīng)變。
[0020]在一些實施例中，這種單軸應(yīng)變可以是溝道層中由量子阱的頂部勢皇層和底部緩沖層導(dǎo)致的雙軸應(yīng)變之外的。具體而言，溝道層可以形成于底部緩沖層上，頂部勢皇層可以形成于溝道層上，其中頂部勢皇層和底部緩沖層均具有晶格間距與溝道材料的晶格間距不同的材料，且均導(dǎo)致除了單軸應(yīng)變之外的溝道層中的雙軸應(yīng)變。
[0021 ]例如，根據(jù)參考圖1-6描述的一些實施例，可以由金屬源極/漏極實現(xiàn)局部應(yīng)變的晶體管量子阱(QW)溝道區(qū)。圖1是具有量子阱、柵極電介質(zhì)和柵極電極的襯底一部分的示意截面圖。圖1示出了設(shè)備100，設(shè)備100包括襯底120，具有形成于襯底量子阱(QW)124的頂表面125上的柵極電介質(zhì)144。柵極電極190形成于柵極電介質(zhì)144上。QW 124包括形成于溝道層134上或接觸溝道層134的頂部勢皇或緩沖層132，頂部勢皇或緩沖層132是或包括具有厚度T1的勢皇材料。溝道層134是或包括形成于緩沖層136上或接觸緩沖層136的厚度為T2的溝道材料。緩沖層136由緩沖材料制成或包括緩沖材料，具有厚度T3。緩沖層136可以形成于襯底120上或接觸襯底120。柵極電介質(zhì)144可以形成于層132上或接觸層132。層132的表面170被示為在柵極電極190下方延伸。例如可以在半導(dǎo)體晶體管制造過程中進(jìn)一步處理上述設(shè)備100及其部件(該制造過程涉及到一個或多個處理室)，以變成或是QW p-MOS或n-MOS晶體管的部分(例如，通過作為CMOS器件的部分)。
[0022]例如，襯底120可以包括多晶硅、單晶硅，由它們形成，利用它們沉積或從它們生長，或利用用于形成硅或其他材料基部或襯底(例如硅晶片)的各種其他適當(dāng)技術(shù)來形成。例如，根據(jù)實施例，襯底120可以通過生長單晶硅襯底基部形成，或者可以通過各種適當(dāng)?shù)墓杌蚬韬辖鸩牧系某浞只瘜W(xué)氣相淀積(CVD)形成。還考慮襯底120可以包括一層或多層弛豫的、非弛豫的、漸變的和/或非漸變的硅合金材料。應(yīng)該意識到，可以將本領(lǐng)域已知用于量子阱器件的其他襯底用于襯底120。
[0023]如圖1所示，襯底120包括QW 124。量子阱124包括溝道(例如層134或溝道534)，以限制參與MOSFET器件的輸運的載流子的能量區(qū)域。在這里，限制的能量區(qū)域(例如溝道)是在頂部勢皇層和底部緩沖層之間界定的較低帶隙的區(qū)域，頂層和底層均具有更高帶隙。例如，量子阱可以包括硅層132和136之間的鍺(Ge)或硅鍺(S iGe)構(gòu)成的層134。
[0024]能夠意識到，層134可以包括適于形成晶體管器件的QW“溝道”的各種材料。例如，可以將晶體管器件的QW溝道定義為頂部下方QW 124或?qū)?36上方的層132的溝道材料且介于與電極190相鄰形成的結(jié)表面之間的一部分。具體而言，可以與QW 124相鄰形成源極和漏極，使得QW 124(例如，從而圖5的QW 594)是源極和漏極之間的量子阱。源極和漏極均可以是結(jié)區(qū)，例如與量子阱相鄰或通過量子阱(例如通過溝道層)形成的開口，然后用結(jié)材料進(jìn)行填充。
[0025]Qff 124可以是在形成QW 124期間或之后通過摻雜QW 124形成的帶負(fù)電荷的N型阱。具體而言，為了形成QW 124，可以利用磷化物、砷和/或銻摻雜頂表面170，以形成p-MOS晶體管(例如，CMOS器件的p-MOS器件)的N型阱?；蛘撸瑸榱诵纬蒕W 124，可以利用硼和/或鋁摻雜頂表面120，以形成n-MOS晶體管(例如，CMOS器件的n-MOS器件)的P型講。例如，可以通過傾斜摻雜或通過選擇性摻雜來執(zhí)行這里所述的摻雜，例如通過在一個或多個未選擇區(qū)域上放置掩模以阻擋引入的摻雜劑進(jìn)入未選擇區(qū)域，同時允許摻雜劑對QW 124進(jìn)行摻雜(例如，對溝道層進(jìn)行摻雜)。類似地，結(jié)區(qū)可以是N型，或可以是P型結(jié)區(qū)。
[0026]圖2是形成層間電介質(zhì)(ILD)并形成通過ILD到達(dá)溝道材料的接觸開口之后的圖1的示意襯底。圖2示出了設(shè)備200，包括形成于表面125、層232、電介質(zhì)244和電極190上或與其接觸的ILD 152、112、114和154。10) 112和114可以充當(dāng)形成于柵極電極190的表面、柵極電介質(zhì)144、勢皇232和溝道234的表面125上的ILD材料的間隔體112和間隔體114JLD 152和ILD 154也形成于溝道234的表面125上。間隔體112和114以及ILD 152和154可以是現(xiàn)有技術(shù)中已知的電介質(zhì)材料，例如氮化硅(Si3N4)、二氧化硅(Si02)和/或各種其他適當(dāng)?shù)陌雽?dǎo)體器件間隔材料。
[0027]圖2還示出了接觸開口270，包括形成于溝道層234中的側(cè)壁表面223和220以及形成于溝道層234中的底表面222 (例如，厚度T2之內(nèi)某處的溝道材料表面)。類似地，接觸開口280包括形成于溝道層234中的側(cè)壁表面210和213以及形成于溝道層234中的底表面212。
[0028]根據(jù)實施例，可以將接觸開口270和280形成到與柵極電極190相鄰的結(jié)區(qū)。例如，可以通過經(jīng)形成于層234上的ILD層進(jìn)行蝕刻來形成與柵極電極190相鄰的結(jié)，并透過層234的一定厚度進(jìn)行蝕刻以形成接觸開口或結(jié)區(qū)凹陷。然后可以將結(jié)材料形成或沉積到結(jié)區(qū)中。
[0029]例如，可以蝕刻圖1的電介質(zhì)144和勢皇層132以形成圖2的電介質(zhì)244和勢皇層232。于是，電極190和電介質(zhì)244具有如圖2所示的寬度W1，而勢皇層232具有寬度W2。然后，可以在柵極電極的剩余表面(例如，暴露的側(cè)壁和/或頂表面)、柵極電介質(zhì)、勢皇層(例如，包括表面170的剩余部分)和溝道層的表面125上形成一層ILD(例如，毯層或選擇性層，蝕刻前未示出)?？梢詫LD描述為與頂部勢皇層的一部分相鄰，與形成于頂部勢皇層該部分上的柵極電介質(zhì)相鄰，并與形成于柵極電介質(zhì)上的柵極電極相鄰。
[0030]接下來，可以通過ILD形成開口(例如接觸開口)，到達(dá)溝道層234中，例如，通過去除ILD和溝道層的部分，以形成ILD部分152、112、114和154。在一些情況下，可以在ILD中形成開口之前，在ILD和/或電極190的頂表面上形成蝕刻掩模?？梢匀コ谀５牟糠忠员┞兑g刻的ILD頂表面的部分?？梢酝ㄟ^經(jīng)由去除了掩模部分的開口進(jìn)行蝕刻來去除ILD材料和溝道材料?？梢匀コ齀LD和溝道層的第一和第二部分以形成通過ILD層并進(jìn)入但不穿透溝道層的開口 270和280。于是，去除可以包括去除第一厚度，而非去除剩余厚度的溝道層。
[0031]例如，可以使用構(gòu)圖雙操作過程，其中在第一操作中，使用光致抗蝕劑界定要去除硬掩模的區(qū)域(例如，圖2的設(shè)備200上的硬掩模層)。然后蝕刻掉硬掩模的那些區(qū)域。在該蝕刻之后，去除光致抗蝕劑，執(zhí)行凹陷蝕刻以形成結(jié)區(qū)270和280 (例如，蝕刻掉ILD和溝道層234的不想要的暴露部分f，例如在表面1