一種fpga芯片及其制作方法
【技術(shù)領(lǐng)域】
[OOOU 本發(fā)明設(shè)及FPGA忍片設(shè)計(jì)領(lǐng)域，尤其設(shè)及一種基于3D非易失性存儲(chǔ)器的FPGA忍 片及其制作方法。
【背景技術(shù)】 陽(yáng)00引 FPGA即現(xiàn)場(chǎng)可編程口陣列，它是專(zhuān)用電路領(lǐng)域中一種半定制電路，既解決定制電 路的不足，又克服原有可編程器件口電路數(shù)有限的缺點(diǎn)。一種現(xiàn)有的FPGA忍片實(shí)現(xiàn)方式 如圖1所示，采用靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM)作為編程單元（program bit),而比特流 化itstream)形式的配置信息存在于外部的非易失性存儲(chǔ)器中。每次上電都需要從外部的 非易失性存儲(chǔ)器中將配置信息編程到相應(yīng)的編程單元中，運(yùn)種FPGA忍片成本低，實(shí)現(xiàn)方式 簡(jiǎn)單，但是存在安全隱患，外部的配置信息容易遭到非法竊取。
[0003] 另一種FPGA忍片實(shí)現(xiàn)方式如圖2所示，F(xiàn)PGA忍片內(nèi)部集成了非易失性存儲(chǔ)器（例 如Flash),每次上電直接從內(nèi)部的非易失性存儲(chǔ)器中將配置信息編程到相應(yīng)的編程單元 中，安全性更高，編程速度也更快，但由于Flash的工藝兼容性W及可縮放性問(wèn)題，實(shí)現(xiàn)成 本會(huì)大大提升，且很難滿(mǎn)足大容量編程應(yīng)用。另一種3D堆疊的FPGA忍片如圖3所示，非易 失性存儲(chǔ)忍片作為一顆獨(dú)立的忍片包含存儲(chǔ)陣列和外圍實(shí)現(xiàn)電路，并與FPGA忍片通過(guò)多 忍片封裝技術(shù)形成一顆封裝忍片，運(yùn)種FPGA實(shí)現(xiàn)方式能滿(mǎn)足大容量編程應(yīng)用，但成本也很 高，并且存在熱穩(wěn)定性的問(wèn)題。
[0004]隨著工藝節(jié)點(diǎn)越來(lái)越小，存儲(chǔ)器忍片的微縮制程面臨極限。為了得到更高的存儲(chǔ) 密度和讀取速度，各大生產(chǎn)廠商逐漸紛紛投入3D存儲(chǔ)器工藝開(kāi)發(fā)。3D存儲(chǔ)器技術(shù)的特點(diǎn) 并非是通過(guò)忍片的堆疊或3D封裝來(lái)實(shí)現(xiàn)，而是就存儲(chǔ)單元采用的是3D工藝。例如，傳統(tǒng)的 平面NAND閃存存儲(chǔ)器，其存儲(chǔ)單元浮柵晶體管為平面晶體管，所有源端和漏端位于同一平 面，而3D NAND存儲(chǔ)單元采用的是立體晶體管，其源端和漏端分別在不同的平面，因而存儲(chǔ) 密度更高，但存儲(chǔ)忍片的密度甚至能夠達(dá)到幾百GB量級(jí)。如圖4所示，是3D新型存儲(chǔ)器的 基本結(jié)構(gòu)，垂直的矩陣型模塊是的存儲(chǔ)陣列采用了立體晶體管，垂直在存儲(chǔ)陣列下方是3D 新型存儲(chǔ)器的外圍電路部分。
[00化]因此，本領(lǐng)域的技術(shù)人員致力于開(kāi)發(fā)一種基于3D非易失性存儲(chǔ)器的FPGA忍片及 其實(shí)現(xiàn)方法，解決3D非易失性存儲(chǔ)器向FPGA忍片集成的過(guò)程中出現(xiàn)的多個(gè)問(wèn)題。

【發(fā)明內(nèi)容】

[0006] 有鑒于現(xiàn)有技術(shù)的上述缺陷，本發(fā)明所要解決的技術(shù)問(wèn)題是如何在現(xiàn)有的FPGA 忍片上集成3D非易失性存儲(chǔ)器，具體地，在娃片之上實(shí)現(xiàn)3D非易失性存儲(chǔ)器陣列，而娃襯 底上除了實(shí)現(xiàn)3D非易失性存儲(chǔ)器的外圍電路，還可W實(shí)現(xiàn)FPGA邏輯電路。
[0007]為實(shí)現(xiàn)上述目的，本發(fā)明提供了一種FPGA忍片，包括3D非易失性存儲(chǔ)器，F(xiàn)PGA邏 輯電路和所述3D非易失性存儲(chǔ)器的外圍電路在同一個(gè)娃襯底上。
[0008] 進(jìn)一步地，所述3D非易失性存儲(chǔ)器為3D NAND閃存存儲(chǔ)器、3D相變存儲(chǔ)器、3D磁 存儲(chǔ)器、3D鐵電存儲(chǔ)器、3D阻變存儲(chǔ)器中的一種。
[0009] 進(jìn)一步地，所述3D非易失性存儲(chǔ)器的存儲(chǔ)陣列被配置為存儲(chǔ)FPGA的配置信息或 被配置為作為FPGA的編程單元，或被配置為充當(dāng)FPGA的存儲(chǔ)塊。
[0010] 進(jìn)一步地，所述外圍電路包括譯碼電路、讀寫(xiě)電路、控制電路、輸出輸入電路。
[0011] 本發(fā)明還提供了一種FPGA忍片的制作方法，包括W下步驟：
[0012] 在同一個(gè)娃襯底上制作FPGA邏輯電路和所述3D非易失性存儲(chǔ)器的外圍電路。
[0013] 進(jìn)一步地，所述3D非易失性存儲(chǔ)器為3D NAND閃存存儲(chǔ)器、3D相變存儲(chǔ)器、3D磁 存儲(chǔ)器、3D鐵電存儲(chǔ)器、3D阻變存儲(chǔ)器中的一種。
[0014] 進(jìn)一步地，所述3D非易失性存儲(chǔ)器的存儲(chǔ)陣列用于存儲(chǔ)FPGA的配置信息或用于 作為FPGA的編程單元，或用于充當(dāng)FPGA的存儲(chǔ)塊。
[001引進(jìn)一步地，所述外圍電路包括譯碼電路、讀寫(xiě)電路、控制電路、輸出輸入電路。
[0016] 本發(fā)明運(yùn)種FPGA忍片實(shí)現(xiàn)方法大大增加了娃片利用率，提高了忍片集成度，降低 了 FPGA實(shí)現(xiàn)成本。
[0017] W下將結(jié)合附圖對(duì)本發(fā)明的構(gòu)思、具體結(jié)構(gòu)及產(chǎn)生的技術(shù)效果作進(jìn)一步說(shuō)明，W 充分地了解本發(fā)明的目的、特征和效果。
【附圖說(shuō)明】
[0018] 圖1是一種現(xiàn)有的FPGA忍片實(shí)現(xiàn)方式不意圖；
[0019] 圖2是另一種現(xiàn)有的FPGA忍片實(shí)現(xiàn)方式示意圖；
[0020] 圖3是另一種現(xiàn)有的3D堆疊的FPGA忍片實(shí)現(xiàn)方式示意圖；
[0021] 圖4是一種3D新型存儲(chǔ)器的基本結(jié)構(gòu)示意圖；
[0022] 圖5是本發(fā)明的一個(gè)較佳實(shí)施例的S維立體圖和縱向界面圖。
【具體實(shí)施方式】
[0023] 本發(fā)明提出一種使基于3D非易失性存儲(chǔ)器的FPGA忍片實(shí)現(xiàn)方法，忍片實(shí)現(xiàn)的基 本結(jié)構(gòu)圖如圖5所示。其中，左側(cè)為本發(fā)明的FPGA忍片S維立體圖，右側(cè)為本發(fā)明的FPGA 忍片的縱向截面圖。娃片之上用W實(shí)現(xiàn)3D非易失性存儲(chǔ)器（NVM)的存儲(chǔ)陣列。所述3D非 易失性存儲(chǔ)器的存儲(chǔ)陣列可W是3D NAND閃存存儲(chǔ)陣列，3D相變存儲(chǔ)器存儲(chǔ)陣列，3D磁存 儲(chǔ)器存儲(chǔ)陣列，3D鐵電存儲(chǔ)器存儲(chǔ)陣列，3D阻變存儲(chǔ)器存儲(chǔ)陣列等。本發(fā)明所述3D非易 失性存儲(chǔ)器的存儲(chǔ)陣列可W存儲(chǔ)FPGA的配置信息（configuration context),也可W作為 FPGA的編程單元，也可W充當(dāng)FPGA的存儲(chǔ)塊（memcxry block)等。娃襯底上除了實(shí)現(xiàn)3D非 易失性存儲(chǔ)器外圍電路（比如，譯碼電路、讀寫(xiě)電路、控制電路、輸出輸入電路等）之外，還 將實(shí)現(xiàn)FPGA邏輯電路。其中，娃襯底上邏輯電路的面積要大于或者等于娃片之上的3D非 易失性存儲(chǔ)陣列的面積。本發(fā)明運(yùn)種基于3D非易失性存儲(chǔ)器的FPGA忍片實(shí)現(xiàn)方法，在一 顆忍片上集成了 3D非易失性存儲(chǔ)器和FPGA，充分利用了娃片面積，大大的提高了忍片集成 度，從而降低了 FPGA的實(shí)現(xiàn)成本。
[0024] 將本發(fā)明的FPGA忍片與傳統(tǒng)的FPGA忍片相比較，如下表： 陽(yáng)0巧]
[0026] 從上表可W看出，本發(fā)明的FPGA忍片的各方面性能都要比傳統(tǒng)的FPGA忍片好很 多。首先，在編程速度上，由于3D非易失性存儲(chǔ)器與FPGA在同一顆忍片上，相比圖1和圖 3中的FPGA要快的多。其次，在存儲(chǔ)密度上，3D非易失性存儲(chǔ)器要比傳統(tǒng)的非易失性存儲(chǔ) 器存儲(chǔ)密度大的多。在忍片面積上，本發(fā)明運(yùn)種采用3D存儲(chǔ)器工藝的FPGA忍片相比傳統(tǒng) 的基于平面非易失性存儲(chǔ)器的FPGA忍片W及S維堆疊的FPGA忍片面積要小得多，因此實(shí) 現(xiàn)成本也要低得多。由于3D非易失性存儲(chǔ)器優(yōu)越的可縮放性，本發(fā)明運(yùn)種基于3D非易失 性存儲(chǔ)器的FPGA忍片隨著工藝尺寸降低也能夠進(jìn)一步縮放。
[0027] W上詳細(xì)描述了本發(fā)明的較佳具體實(shí)施例。應(yīng)當(dāng)理解，本領(lǐng)域的普通技術(shù)無(wú)需創(chuàng) 造性勞動(dòng)就可W根據(jù)本發(fā)明的構(gòu)思作出諸多修改和變化。因此，凡本技術(shù)領(lǐng)域中技術(shù)人員 依本發(fā)明的構(gòu)思在現(xiàn)有技術(shù)的基礎(chǔ)上通過(guò)邏輯分析、推理或者有限的實(shí)驗(yàn)可W得到的技術(shù) 方案，皆應(yīng)在由權(quán)利要求書(shū)所確定的保護(hù)范圍內(nèi)。
【主權(quán)項(xiàng)】
1. 一種FPGA芯片，包括3D非易失性存儲(chǔ)器，其特征在于，F(xiàn)PGA邏輯電路和所述3D非 易失性存儲(chǔ)器的外圍電路在同一個(gè)硅襯底上。2. 如權(quán)利要求1所述的FPGA芯片，其特征在于，所述3D非易失性存儲(chǔ)器為3DNAND閃 存存儲(chǔ)器、3D相變存儲(chǔ)器、3D磁存儲(chǔ)器、3D鐵電存儲(chǔ)器、3D阻變存儲(chǔ)器中的一種。3. 如權(quán)利要求1所述的FPGA芯片，其特征在于，所述3D非易失性存儲(chǔ)器的存儲(chǔ)陣列被 配置為存儲(chǔ)FPGA的配置信息或被配置為作為FPGA的編程單元，或被配置為充當(dāng)FPGA的存 儲(chǔ)塊。4. 如權(quán)利要求1所述的FPGA芯片，其特征在于，所述外圍電路包括譯碼電路、讀寫(xiě)電 路、控制電路、輸出輸入電路。5. -種FPGA芯片的制作方法，其特征在于，包括以下步驟：在同一個(gè)硅襯底上制作 FPGA邏輯電路和所述3D非易失性存儲(chǔ)器的外圍電路。6. 如權(quán)利要求5所述的FPGA芯片的制作方法，其特征在于，所述3D非易失性存儲(chǔ)器 為3DNAND閃存存儲(chǔ)器、3D相變存儲(chǔ)器、3D磁存儲(chǔ)器、3D鐵電存儲(chǔ)器、3D阻變存儲(chǔ)器中的一 種。7. 如權(quán)利要求5所述的FPGA芯片的制作方法，其特征在于，所述3D非易失性存儲(chǔ)器的 存儲(chǔ)陣列用于存儲(chǔ)FPGA的配置信息或用于作為FPGA的編程單元，或用于充當(dāng)FPGA的存儲(chǔ) 塊。8. 如權(quán)利要求5所述的FPGA芯片的制作方法，其特征在于，所述外圍電路包括譯碼電 路、讀寫(xiě)電路、控制電路、輸出輸入電路。
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種使基于3D非易失性存儲(chǔ)器的FPGA芯片制作方法，具體地，在硅片之上實(shí)現(xiàn)3D非易失性存儲(chǔ)器陣列，而硅襯底上除了制作3D非易失性存儲(chǔ)器的外圍電路，還同時(shí)制作FPGA邏輯電路。本發(fā)明這種基于3D非易失性存儲(chǔ)器的FPGA芯片實(shí)現(xiàn)方法，在一顆芯片上集成了3D非易失性存儲(chǔ)器和FPGA，充分利用了硅片面積，大大的提高了芯片集成度，從而降低了FPGA的實(shí)現(xiàn)成本。
【IPC分類(lèi)】H01L27/115, H01L27/112, H01L21/8247
【公開(kāi)號(hào)】CN105390501
【申請(qǐng)?zhí)枴緾N201510834192
【發(fā)明人】景蔚亮, 陳邦明
【申請(qǐng)人】上海新儲(chǔ)集成電路有限公司
【公開(kāi)日】2016年3月9日
【申請(qǐng)日】2015年11月25日