。
[0073]圖2是以簡化且示意性的方式圖示了非易失性存儲器的平面布局配置的視圖，并且在實際的非易失性存儲器中，形成層壓絕緣膜，該層壓絕緣膜包括被夾在控制柵極電極CG和存儲器柵極電極MG之間的第一部分和被夾在存儲器柵極電極MG和半導(dǎo)體襯底之間的第二部分，與控制柵極電極CG和存儲器柵極電極MG類似，層壓絕緣膜沿Y方向延伸。
[0074]更為具體地，層壓絕緣膜的第一部分包括:第一絕緣膜(參考圖4描述的絕緣膜IFl)，其與控制柵極電極CG相接觸；第二絕緣膜(參考圖4描述的絕緣膜IF2)，其與存儲器柵極電極MG相接觸；以及電荷存儲膜(參考圖4描述的電荷存儲膜ECF)，其被夾在第一絕緣膜和第二絕緣膜之間。
[0075]另一方面，層壓絕緣膜的第二部分包括:第一絕緣膜(參考圖4描述的絕緣膜IFl)，其在半導(dǎo)體襯底之上形成；第二絕緣膜(參考圖4描述的絕緣膜IF2)，其在存儲器柵極電極MG之下的層中形成；以及電荷存儲膜(參考圖4描述的電荷存儲膜ECF)，其被夾在第一絕緣膜和第二絕緣膜之間。
[0076]S卩，在從層壓絕緣膜的第一部分到第二部分的范圍上形成第一絕緣膜、第二絕緣膜和電荷存儲膜。在這種情況下，例如由氧化硅膜形成第一絕緣膜和第二絕緣膜中的每個絕緣膜，而例如由氮化硅膜形成電荷存儲膜。
[0077]形成第一實施例中的非易失性存儲器，以具有這種平面布局配置，并且在下文中將首先描述由本發(fā)明人發(fā)現(xiàn)的改進(jìn)的空間。
[0078]<改進(jìn)的空間>
[0079]由于由本發(fā)明人發(fā)現(xiàn)的改進(jìn)的空間源于非易失性存儲器的制造步驟，并且在下文中，將參考例如沿圖2中的A-A線所獲得的截面圖來對非易失性存儲器的制造步驟進(jìn)行描述，由此使得提及由發(fā)明人發(fā)現(xiàn)的改進(jìn)的空間。
[0080]圖3A到圖3D是以簡化方式圖示出沿圖2中的A-A線所獲得的部分中的非易失性存儲器的制造步驟。
[0081]如圖3A中所圖示的，首先經(jīng)由包括例如氧化硅膜的柵極絕緣膜G0X，在半導(dǎo)體襯底之上形成包括多晶硅膜的控制柵極電極CG。經(jīng)由氧化硅膜OXFl在控制柵極電極CG之上形成包括例如氮化硅膜的帽絕緣膜CAP。在半導(dǎo)體襯底之上形成絕緣膜IF1，使得覆蓋包括柵極絕緣膜G0X、控制柵極電極CG、氧化硅膜OXFl和帽絕緣膜CAP的層壓結(jié)構(gòu)體，并且經(jīng)由絕緣膜IFl、電荷存儲膜ECF和絕緣膜IF2，在層壓結(jié)構(gòu)體的任一側(cè)壁之上形成具有側(cè)壁形狀的存儲器柵極電極MG。圖3A圖示了在去除從存儲器柵極電極MG暴露的絕緣膜IF2以及電荷存儲膜ECF之后獲得的狀態(tài)。S卩，圖3A圖示了其中將絕緣膜IFl從存儲器柵極電極MG暴露的狀態(tài)。
[0082]隨后，如圖3B中所圖示的，通過刻蝕將從存儲器柵極電極MG暴露的絕緣膜IFl去除。在這種情況下，絕緣膜IFl和絕緣膜IF2中的每個絕緣膜包括相同的例如由氧化硅膜所表示的膜，因此，如圖3B中所圖示的，當(dāng)刻蝕從存儲器柵極電極MG暴露的絕緣膜IFl時，從暴露膜IF2的側(cè)表面?zhèn)让婵涛g絕緣膜IF2。結(jié)果，如圖3B所示，在絕緣膜IF2的側(cè)表面中形成溝槽部分DIT。
[0083]此后，如圖3C中所圖示的，形成氧化硅膜HARP1，使得覆蓋半導(dǎo)體襯底。在該步驟中，將氧化硅膜HARPl嵌入在通過側(cè)面刻蝕絕緣膜IF2而形成的溝槽部分DIT中，當(dāng)刻蝕從存儲器柵極電極MG暴露的絕緣膜IFl時產(chǎn)生該側(cè)面刻蝕。
[0084]盡管將省略隨后的制造步驟，但如圖3D中所圖示的，通過在半導(dǎo)體襯底中形成低濃度雜質(zhì)擴(kuò)散區(qū)域EXl和高濃度雜質(zhì)擴(kuò)散區(qū)域NRl，來形成源極區(qū)域SR和漏極區(qū)域DR，該源極區(qū)域SR包括低濃度雜質(zhì)擴(kuò)散區(qū)域(擴(kuò)展區(qū)域)EXl和高濃度雜質(zhì)擴(kuò)散區(qū)域NRl，該漏極區(qū)域DR包括低濃度雜質(zhì)擴(kuò)散區(qū)域EXl和高濃度雜質(zhì)擴(kuò)散區(qū)域NRl。此外，在存儲器柵極電極MG的任意側(cè)壁和控制柵極電極CG的任意側(cè)壁中的每個側(cè)壁之上形成側(cè)壁間隔物SW。
[0085]本文中，當(dāng)執(zhí)行用于寫入信息的寫入操作或用于擦除信息的擦除操作時，將具有相對較大絕對值的電壓施加到非易失性存儲器中的存儲器柵極電極MG。相應(yīng)地，為了提高非易失性存儲器的可靠性，例如，在存儲器柵極電極MG和源極區(qū)域(擴(kuò)散層)SR之間確保足夠的耐受電壓是重要的。
[0086]然而，在執(zhí)行如圖3A至圖3D中所圖示的制造步驟的現(xiàn)有技術(shù)中，通過側(cè)面刻蝕在絕緣膜IF2的側(cè)表面中形成溝槽部分DIT，并且將氧化硅膜HARPl嵌入在溝槽部分DIT中。在這種情況下，氧化硅膜HARPl的膜質(zhì)量比絕緣膜IF2的膜質(zhì)量差，并且因此，如圖3D中的箭頭所指示的，當(dāng)將具有相對較大絕對值的電壓施加到存儲器柵極電極MG和源極區(qū)域SR之間時，生成泄漏電流。本發(fā)明人已發(fā)現(xiàn)，由于該原因，在根據(jù)現(xiàn)有技術(shù)的非易失性存儲器中，增加了可能產(chǎn)生短路的概率，因此，從提高非易失性存儲器的可靠性的視角而言，存在改進(jìn)的空間。
[0087]S卩，本發(fā)明人已發(fā)現(xiàn)如下內(nèi)容:在其中通過側(cè)面刻蝕在絕緣膜IF2的側(cè)表面中形成溝槽部分DIT并且將氧化硅膜HARPl嵌入在溝槽部分DIT中的器件結(jié)構(gòu)中，降低了在存儲器柵極電極MG和源極區(qū)域SR之間的耐受電壓，因此存儲在改進(jìn)的空間。
[0088]將進(jìn)一步描述改進(jìn)的空間的細(xì)節(jié)。首先，絕緣膜IF2也包括與氧化硅膜HARPl相同類型的氧化硅膜。相應(yīng)地，存在這樣一個問題，即，在通過側(cè)面刻蝕在絕緣膜IF2的側(cè)表面中形成溝槽部分DIT并且將氧化硅膜HARPl嵌入在溝槽部分DIT中的器件結(jié)構(gòu)中，與在沒有在絕緣膜IF2的側(cè)表面中創(chuàng)建的側(cè)面刻蝕而形成的器件結(jié)構(gòu)中的耐受電壓相比，進(jìn)一步降低了在存儲器柵極電極MG和源極區(qū)域SR之間的耐受電壓。
[0089]下文中，將對原因進(jìn)行描述。形成絕緣膜IF2的氧化硅膜是例如通過HTO(高溫氧化物)方法形成的氧化硅膜。HTO法是一種在700°C或更高溫度下執(zhí)行的高溫CVD法。由高溫CVD法形成的氧化硅膜具有精細(xì)且良好的膜質(zhì)量。由HTO法形成的氧化硅膜尤其具有精細(xì)且良好的膜質(zhì)量，這是由于HTO法本身是高溫CVD法，并且在形成氧化硅膜之后，在大約100tC執(zhí)行高溫退火。這意味著由HTO法形成的氧化硅膜是具有優(yōu)良耐受電壓的膜。因此，在沒有在絕緣膜IF2的側(cè)表面中創(chuàng)建的側(cè)面刻蝕而形成的器件結(jié)構(gòu)中，可以實現(xiàn)在存儲器柵極電極MG和源極區(qū)域SR之間具有優(yōu)良耐受電壓的非易失性存儲器。
[0090]另一方面，嵌入在由側(cè)面刻蝕形成的溝槽部分DIT中的氧化硅膜HARPl是一種被稱作HARP (高縱橫比工藝)膜的臭氧TEOS膜，其由在600°C或更低溫度下執(zhí)行的低溫CVD法形成，并且其在精細(xì)度方面，比由高溫CVD法形成的氧化硅膜差。這意味著，被嵌入在由側(cè)面刻蝕形成的溝槽部分DIT中的氧化硅膜HARPl的膜質(zhì)量比絕緣膜IF2的膜質(zhì)量差，這意味著，氧化硅膜HARPl的耐受電壓低于絕緣膜IF2的耐受電壓(第一因素)。因此，在其中通過側(cè)面刻蝕在絕緣膜IF2的側(cè)表面中形成溝槽部分DIT并且將氧化硅膜HARPl嵌入在溝槽部分DIT中的器件結(jié)構(gòu)中，與在沒有在絕緣膜IF2的側(cè)表面中創(chuàng)建的側(cè)面刻蝕而形成的器件結(jié)構(gòu)中的耐受電壓相比，進(jìn)一步降低了在存儲器柵極電極MG和源極區(qū)域SR之間的耐受電壓。
[0091]如在本文中所使用的，將“高溫CVD法”定義為在700°C或更高溫度下執(zhí)行的CVD法。另一方面，將“低溫CVD法”定義為在600°C或更低溫度下執(zhí)行的CVD法。因而在本說明書中將“高溫CVD法”與“低溫CVD法”彼此區(qū)別的原因在于，明確地指出由“高溫CVD法”形成的氧化硅膜的膜質(zhì)量與由“低溫CVD法”形成的氧化硅膜的膜質(zhì)量之間的區(qū)別。S卩，由“高溫CVD法”形成的氧化硅膜的膜質(zhì)量比由“低溫CVD法”形成的氧化硅膜的膜質(zhì)量好。換言之，這意味著由“高溫CVD法”形成的氧化硅膜的耐受電壓優(yōu)于由“低溫CVD法”形成的氧化硅膜的耐受電壓。
[0092]此外，如果將側(cè)面刻蝕創(chuàng)建在絕緣膜IF2的側(cè)表面中，則側(cè)表面可能被側(cè)面刻蝕損壞。因此，即使在通過側(cè)面刻蝕在絕緣膜IF2的側(cè)表面中形成溝槽部分DIT，并且將氧化硅膜HARPl嵌入在溝槽部分DIT中，在溝槽部分DIT中固有地存在受損側(cè)表面，因此增加了源于受損側(cè)表面的泄漏電流(第二因素)。
[0093]因此，可以進(jìn)行如下考慮:與其中沒有在絕緣膜IF2的側(cè)表面中創(chuàng)建側(cè)面刻蝕的器件結(jié)構(gòu)中相比，在通過側(cè)面刻蝕在絕緣膜IF2的側(cè)表面中形成溝槽部分DIT并且將氧化硅膜HARPl嵌入在溝槽部分DIT中的器件結(jié)構(gòu)中，可以通過前述第一因素和第二因素的共同作用來進(jìn)一步降低在存儲器柵極電極MG和源極區(qū)域SR之間的耐受電壓。
[0094]本文中，作為避免前述第一因素的方法，可以考慮到待嵌入在由側(cè)面刻蝕形成的溝槽部分DIT中的氧化硅膜不是由“低溫CVD法”形成的氧化硅膜，而是通過由例如HTO法代表的“高溫CVD法”形成的氧化硅膜。這是由于，在這種情況下，待嵌入在溝槽部分DIT中的氧化硅膜的膜質(zhì)量變得更好。即，可以進(jìn)行如下考慮:在其中通過側(cè)面刻蝕在絕緣膜IF2的側(cè)表面中形成溝槽部分DIT并且將氧化硅膜嵌入在溝槽部分DIT中的器件結(jié)構(gòu)中，當(dāng)將具有良好的膜質(zhì)量的氧化硅膜嵌入在溝槽部分DIT時，可以確保與在沒有在絕緣膜IF2的側(cè)表面中創(chuàng)建的側(cè)面刻蝕而形成的器件結(jié)構(gòu)中的耐受電壓等同的耐受電壓。
[0095]然而，例如，如圖3C中所圖示的，在形成待嵌入在由側(cè)面刻蝕而形成在溝槽部分DIT中的氧化硅膜的步驟中，已經(jīng)形成了存儲器柵極電極MG。當(dāng)通過由例如HTO法代表的“高溫CVD法”形成待嵌入在溝槽部分DIT中的氧化硅膜時，存儲器柵極電極MG可能被損壞，因此較難通過由例如HTO法代表的“高溫CVD法”形成待嵌入在溝槽部分DIT中的氧化硅膜。由于HTO法本身是高溫CVD法，并且在形成氧化硅膜之后，在大約1000°C執(zhí)行高溫退火，因此，如上面所描述的，在形成存儲器柵極電極MG之后通過由例如HTO法代表的“高溫CVD法”形成氧化硅膜尤其困難。
[0096]此外，在如圖8和圖9中所示去除在層壓結(jié)構(gòu)體的任一側(cè)壁之上形成的多晶硅膜PF2之后，如圖10所圖示的，執(zhí)行將η型雜質(zhì)或P型雜質(zhì)引入到外圍電路形成區(qū)域中的多晶硅膜PFl中的步驟。S卩，將η型雜質(zhì)(磷等)引入到外圍電路形成區(qū)域中的η溝槽型MISFET形成區(qū)域中的多晶硅膜PFl中，而將P型雜質(zhì)(硼等)引入到外圍電路形成區(qū)域中的P溝槽型MISFET形成區(qū)域中的多晶硅膜PFl中。因此，當(dāng)在形成氧化硅膜HARPl之后，在大約100tC執(zhí)行高溫退火時，可以造成硼等的穿透，因此，替代由“低溫CVD法”形成的氧化硅膜HARPI，通過由HTO法代表的“高溫CVD法”形成精細(xì)的氧化硅膜是較難的。
[0097]因此，使得待嵌入在由側(cè)面刻蝕形成的溝槽部分DIT中的氧化硅膜是由“低溫CVD法”形成的氧化硅膜HARPl是必要的。因此，嵌入在由側(cè)面刻蝕形成的溝槽部分DIT中的氧化硅膜的膜質(zhì)量比絕緣膜IF2的膜質(zhì)量差。由此，氧化硅膜HARPl的耐受電壓變得比絕緣膜IF2的耐受電壓低。由此，與在沒有在絕緣膜IF2的側(cè)表面中創(chuàng)建的側(cè)面刻蝕而形成的器件結(jié)構(gòu)中的耐受電壓相比，在其中通過側(cè)面刻蝕在絕緣膜IF2的側(cè)表面中形成溝槽部分DIT并且將氧化硅膜HARPl嵌入在溝槽部分DIT中的器件結(jié)構(gòu)中，進(jìn)一步降低了存儲器柵極電極MG和源極區(qū)域SR之間的耐受電壓。此外，即使可以由“高溫CVD法”形成待嵌入在溝槽部分DIT中的氧化硅膜，但通過可能在其側(cè)表面中造成的側(cè)面刻蝕，可能損害絕緣膜IF2的側(cè)表面，因此第二因素(即，溝槽部分DIT中固有地存在受損側(cè)表面)是不能避免的。由此，改進(jìn)空間變得顯而易見，其中由于前述的現(xiàn)有技術(shù)中的第一因素和第二因素，因此降低了存儲器柵極電極MG和源極區(qū)域SR之間的耐受電壓。
[0098]因此，針對前述第一實施例中的改進(jìn)空間制造器件。在下文中，將描述已制造器件的第一實施例中的技術(shù)理念。
[0099]<半導(dǎo)體器件的器件結(jié)構(gòu)>
[0100]圖4是闡述了第一實施例中的半導(dǎo)體器件的器件結(jié)構(gòu)的示例的視圖。圖4圖示了在存儲器形成區(qū)域中形成的非易失性存儲器的器件結(jié)構(gòu)和在外圍電路形成區(qū)域中形成的高耐受電壓MISFET (金屬絕緣體半導(dǎo)體場效應(yīng)晶體管)的器件結(jié)構(gòu)。
[0101]將第一實施例中的半導(dǎo)體器件形成為圖1中所圖示的半導(dǎo)體芯片CHP，并且形成在圖4中的存儲器形成區(qū)域中的非易失性存儲器是形成例如圖1中所圖示的EEPROM 4和閃存5的存儲器。另一方面，在圖4中的外圍電路形成區(qū)域中形成的高耐受電壓MISFET是形成例如圖1中所圖示的模擬電路3或I/O電路6等的MISFET，或被包括在用于對非易失性存儲器的驅(qū)動器進(jìn)行控制的外圍電路中的MISFET。
[0102]在第一實施例中的半導(dǎo)體器件中，除了非易失性存儲器和高耐受電壓MISFET之夕卜，也形成具有耐受電壓低于高耐受電壓MISFET的低耐受電壓MISFET，但考慮到低耐受電壓MISFET的基本結(jié)構(gòu)與高耐受電壓MISFET的基本結(jié)構(gòu)類似、低耐受電壓MISFET不是第一實施例中的特征等，而省略了對低耐受電壓MISFET的描述。低耐受電壓MISFET是形成例如在圖1中所圖示的CPU I或RAM 2等的MISFET，或被包括在用于對非易失性存儲器的驅(qū)動器進(jìn)行控制的外圍電路中的MISFET。
[0103]此外，將作為第一實施例中的示例描述η溝槽類型MISFET，但也可以形成ρ溝槽類型MISFET。考慮到:p溝槽類型MISFET的器件結(jié)構(gòu)基本上是其中將η溝槽類型MISFET中的部件(半導(dǎo)體區(qū)域等)的導(dǎo)電類型反轉(zhuǎn)的器件結(jié)構(gòu)；？溝槽類型MISFET不是第一實施例中的特征等，因而省略對P溝槽類型MISFET的描述。
[0104]將參考圖4首先對在存儲器形成區(qū)域中形成的非易失性存儲器的配置進(jìn)行描述。圖4中所示的非易失性存儲器的器件結(jié)構(gòu)與圖2中的沿B-B線的截面圖對應(yīng)，并且圖示了針對漏極區(qū)域DR對稱布置的兩個存儲器單元。本文中，兩個存儲器單元的器件結(jié)構(gòu)彼此類似，因此，將關(guān)注在其上，對被布置在右側(cè)的非易失性存儲器的器件結(jié)構(gòu)進(jìn)行描述。
[0105]如圖4中所圖示的，在半導(dǎo)體襯底IS之上形成ρ型阱PWL。在ρ型阱PWL之上形成存儲器單元。通過用于選擇存儲器單元的選擇單元和用于存儲信息的存儲單元形成存儲器單元。
[0106]將首先描述用于選擇存儲器單元的選擇單元的配置。存儲器單元具有在半導(dǎo)體襯底lS(p型阱PWL)之上形成的柵極絕緣膜G0X，并且在柵極絕緣膜GOX之上形成控制柵極電極(控制電極)CG。在第一實施例中的存儲器單元中，經(jīng)由氧化硅膜OXFl在控制柵極電極CG之上形成帽絕緣膜CAP。
[0107]例如，由氧化硅膜形成柵極絕緣膜G0X，并且例如由作為導(dǎo)電膜的多晶硅膜形成控制柵極電極CG。例如，由氮化硅膜形成帽絕緣膜CAP。
[0108]前述控制柵極電極CG具有選擇存儲器單元的功能。即，控制柵極電極CG選擇對其執(zhí)行寫入