基于陷阱產(chǎn)生效應的半導體存儲器件及其制備方法與應用
【技術領域】
[0001]本發(fā)明屬于半導體領域，尤其涉及基于陷阱產(chǎn)生效應的半導體存儲器件及其制備方法與應用。
【背景技術】
[0002]半導體硅材料在器件制作過程中，由于工藝原因而產(chǎn)生了缺陷或者陷阱，這些硅中的陷阱在半導體硅的禁帶中引入了分立的能級。這一分立的能級具有干擾半導體存儲器件的載流子輸運特性，因此一般被視為能對器件性能帶來退化的主要因素。
[0003]然而正是由于陷阱在禁帶中具有分立能級，因此他們可以作為有效的產(chǎn)生中心，來調(diào)節(jié)導帶和價帶中的兩種載流子的濃度；而且，陷阱的這種特殊的產(chǎn)生效應具有很好的可控性。因此，如何利用陷阱的這一特性具有重要意義。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的首要目的在于提供基于陷阱產(chǎn)生效應的半導體存儲器件，用于實現(xiàn)利用陷阱的產(chǎn)生效應來存儲信息，可實現(xiàn)讀取信息的極低電流。
[0005]本發(fā)明的再一目的在于提供上述基于陷阱產(chǎn)生效應的半導體存儲器件的制備方法。
[0006]本發(fā)明的再一目的在于提供上述基于陷阱產(chǎn)生效應的半導體存儲器件的應用，尤其是在做為電子導電型器件方面的應用方法。
[0007]本發(fā)明是這樣實現(xiàn)的，基于陷阱產(chǎn)生效應的半導體存儲器件，包括襯底區(qū)，所述襯底區(qū)底部設有襯底電極層，所述襯底區(qū)在遠離所述襯底電極層方向的頂部設有凸臺狀的溝道區(qū)，所述溝道區(qū)兩側(cè)且位于襯底區(qū)頂部分別設有浮動電壓區(qū)以及漏區(qū)；所述浮動電壓區(qū)、溝道區(qū)上覆蓋氧化絕緣柵層，且所述氧化絕緣柵層部分覆蓋在漏區(qū)上；所述氧化絕緣柵層內(nèi)且位于所述漏區(qū)與溝道區(qū)結合處的正上方設有浮柵區(qū)；
所述漏區(qū)上設有漏電極層，所述漏電極層與氧化絕緣柵層相鄰；所述氧化絕緣柵層上設有柵電極層。
[0008]優(yōu)選地，所述襯底區(qū)為P型襯底。
[0009]優(yōu)選地，所述襯底區(qū)為N型襯底。
[0010]本發(fā)明進一步提供了上述基于陷阱產(chǎn)生效應的半導體存儲器件的制備方法，包括以下步驟:
(1)選取高摻雜的N型或P型材料，通過離子注入法或擴散法形成與襯底區(qū)摻雜相反的浮動電壓區(qū)和漏區(qū)；
(2)在浮動電壓區(qū)和溝道區(qū)上生長氧化絕緣柵層，并在氧化絕緣柵層內(nèi)且位于漏區(qū)與溝道區(qū)結合處的正上方嵌入浮柵層；
(3)通過金屬淀積工藝，分別形成柵電極層、漏電極層和襯底電極層。
[0011]當半導體存儲器件為電子導電型時，即半導體存儲器件中襯底區(qū)為P型襯底時，本發(fā)明進一步提供了該電子導電型半導體存儲器件的應用方法，包括以下步驟:
(O當浮柵區(qū)中為無注入電子時，當漏端電壓Vd大于OV時，柵電壓Vti進行掃描，漏端電流Id曲線為一較大較寬的山峰狀，即為“I”狀態(tài)；
(2)浮柵區(qū)中注入電子狀態(tài)時，即寫入狀態(tài)；使用電子注入應力(Ve=VD)注入進浮柵中電子后，柵電壓進行掃描，漏端電流Id山峰狀曲線消失，即為“O”狀態(tài)；
(3)清除浮柵區(qū)中注入的電子時，即擦除狀態(tài)；使用空穴隧穿注入狀態(tài)[(Ve-VD)〈0V]注入進浮柵中原先注入的電子中和掉，漏端電流Id曲線重現(xiàn)變回為一較大較寬的山峰狀，即為“I”狀態(tài)；
(4)重復的執(zhí)行步驟(2)和步驟(3)，直至對存儲器執(zhí)行信息的寫入和擦除工作。
[0012]當半導體存儲器件為空穴導電型時，即半導體存儲器件中襯底區(qū)為N型襯底時，本發(fā)明進一步提供了該空穴導電型半導體存儲器件的應用方法，包括以下步驟:
(O當浮柵區(qū)中為無注入電子時，當漏端電壓Vd大于OV時，柵電壓Vti進行掃描，漏端電流Id曲線為一較大較寬的山峰狀，即為“I”狀態(tài)；
(2)浮柵區(qū)中注入空穴電荷狀態(tài)時，即寫入狀態(tài)；使用電子注入應力(V^Vd)注入進浮柵中電子后，柵電壓進行掃描，漏端電流Id山峰狀曲線消失，即為“O”狀態(tài)；
(3)浮柵區(qū)中注入電子電荷時，即擦除狀態(tài)；使用空穴隧穿注入狀態(tài)[(Ve-VD)〈0V]注入進浮柵中原先注入的電子中和掉，漏端電流Id曲線重現(xiàn)變回為一較大較寬的山峰狀，即為“ I”狀態(tài)；
(4)重復的執(zhí)行步驟(2)和步驟(3)，直至對存儲器執(zhí)行信息的寫入和擦除工作。
[0013]本發(fā)明克服現(xiàn)有技術的不足，提供基于陷阱產(chǎn)生效應的半導體存儲器件，包括襯底區(qū)，所述襯底區(qū)底部設有襯底電極層，所述襯底區(qū)在遠離所述襯底電極層方向的頂部設有凸臺狀的溝道區(qū)，所述溝道區(qū)兩側(cè)且位于襯底區(qū)頂部分別設有浮動電壓區(qū)以及漏區(qū)；所述浮動電壓區(qū)、溝道區(qū)上覆蓋氧化絕緣柵層，且所述氧化絕緣柵層部分覆蓋在漏區(qū)上；所述氧化絕緣柵層內(nèi)且位于所述漏區(qū)與溝道區(qū)結合處的正上方設有浮柵區(qū)；所述漏區(qū)上設有漏電極層，所述漏電極層與氧化絕緣柵層相鄰；所述氧化絕緣柵層上設有柵電極層。
[0014]在本發(fā)明中，該半導體存儲器件具有兩種導電類型結構:P型襯底時漏端輸出電流為電子電流，稱為電子導電型；N型襯底時漏端輸出電流為空穴導電電流，這種類型稱為空穴導電型。
[0015]本發(fā)明的具體原理在于:器件溝道中界面陷阱可作為一個產(chǎn)生中心，向浮動電壓區(qū)的價帶中釋放產(chǎn)生的空穴注入進浮動電壓區(qū)，從而形成漏極電流ID。浮動電壓區(qū)的電壓由于注入進了空穴，從而浮動電壓區(qū)電壓U (S)從OV開始變大，直至等于漏區(qū)電壓U (D)0這時漏端電流與柵電壓Vti形成的曲線包含的面積S即與注入進的浮動電壓區(qū)內(nèi)空穴電荷成正比，更進一步S即與U (D)成正比。浮柵為一導電層，其用來儲存電子或空穴電荷。當浮柵區(qū)內(nèi)無電子電荷(電子導電型)或者空穴電荷(空穴導電型)，U (D)并未受到較大，因此S較大，S卩Id曲線較寬和較高，即為“I”狀態(tài)。當浮柵區(qū)內(nèi)有電子電荷(電子導電型)或者空穴電荷(空穴導電型)，這些電子電荷(電子導電型)或者空穴電荷(空穴導電型)會極大的影響相應的U (D)變小，因此Id電流極小甚至消失，這即為“O”狀態(tài)。這樣即實現(xiàn)了 “O”和“I”兩種存儲狀態(tài)的轉(zhuǎn)換。
[0016]相比于現(xiàn)有技術的缺點和不足，本發(fā)明具有以下有益效果:本發(fā)明通過基于陷阱的產(chǎn)生效應，能夠非常有效進行信息的寫入和擦除。相比與傳統(tǒng)的電容器件，該存儲器的讀出電流極小，可低至皮安級別，本發(fā)明可為具有極低功耗要求的特殊芯片提供的基本的半導體存儲單元器件。而且本發(fā)明中的器件結構，與傳統(tǒng)的CMOS工藝有很好的兼容性。
【附圖說明】
[0017]圖1是本發(fā)明電子導電型半導體存儲器件的結構示意圖；
圖2是本發(fā)明空穴導電型半導體存儲器件的結構示意圖；
圖3是本發(fā)明實施例中仿真的電子導電型半導體存儲器件浮柵中無電子電荷的漏端電流Id曲線；
圖4是本發(fā)明實施例中仿真的電子導電型半導體存儲器件浮柵中有電子電荷的漏端電流Id曲線。
【具體實施方式】
[0018]為了使本發(fā)明的目的、技術方案及優(yōu)點更加清楚明白，以下結合附圖及實施例，對本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0019]實施例1
結合圖1，本發(fā)明電子導電型半導體存儲器件的制備包括如下步驟:
(1)使用離子注入機將電場中經(jīng)過加速的，要摻雜的磷等五族元素原子的離子從襯底表面注入進P型襯底11，根據(jù)結深的不同注入時離子能量的范圍可從IKeV到IMeV進行設置；或者使用高溫擴散爐在高溫條件下(1000攝氏度)將磷等五族元素原子從襯底表面擴散進P型襯底11，這一過程根據(jù)結深的不同要求擴散時間可從20s到30分鐘調(diào)節(jié)，從而在選擇的區(qū)域形成與P型襯底11區(qū)摻雜相反的