[0091]底切特征628的存在可以導致如圖18A中示出的截面視圖，截面H中描繪的損傷區(qū)域640。損傷區(qū)域640可以包括底切特征628。在一個實施例中，損傷區(qū)域640可以包括靠近底切特征628的不良的襯墊覆蓋和不良的種子層覆蓋。不良的襯墊覆蓋和不良的種子層覆蓋可以由底切特征628的獨特幾何形狀引起。不良的襯墊覆蓋和不良的種子層覆蓋可以包括不均勻的厚度、不完整的覆蓋或者甚至襯墊或種子層中的小空隙。具體地，種子層中的小空隙可以對于可以在可適用的電流流動下增長的電迀移以及其他因素(例如高電流密度和熱量)敏感。
[0092]繼續(xù)參考圖18和18A，示出最終的電子熔絲結構。因此，Mx金屬606、通路636和第一 Mx+1金屬632可以一起形成電子恪絲結構。
[0093]現(xiàn)在參考圖19，示出編程之后的最終電子熔絲結構。第三Mx+1金屬634的頸狀區(qū)域624(圖18)可以引起較高的阻抗并且導致金屬的較高局部電流密度和局部加熱。損傷區(qū)域640(圖18A)，包括種子層中的小空隙，可以進一步對電迀移敏感并且導致大空隙642的形成。隨著導電互連材料在電子電流的方向上迀移，大空隙642可以從損傷區(qū)域640(圖18A)開始增長。這種配置可以在電子熔絲的編程期間提供更多的一致性和可靠性，因為大空隙642，或開路，可以在較低編程電流和較短編程時間時發(fā)生?？梢酝ㄟ^引入缺陷區(qū)域640 (圖18A)和局部頸狀區(qū)域624(圖18A)實現(xiàn)較低編程電流和較短編程時間。
[0094]現(xiàn)在參考圖20，示出結構800。結構800包括根據替代的實施例的最終電子熔絲結構。在本實施例中，通路可以形成為與第三Mx+1金屬634的頸狀區(qū)域相鄰或在其上面。結構800可以包括凡級602和Mx+1級612，類似上面描述的結構600。Mx+2級802可以位于Mx+1級612上。Mx+2級802可以包括Mx+2電介質804、Mx+2金屬806和Mx+2蓋電介質808。類似上面描述的凡級602和Mx+1級612，Mx+2級802可以是結構800中的任何互連級。Mx+2電介質804、Mx+2金屬806和M x+2蓋電介質808可以在所有方面與M x電介質604、M x金屬606和M x蓋電介質608基本上相似。
[0095]Mx+2級802還可以包括通路810，其可以豎直地延伸并且形成第一 M X+1金屬632與Mx+2金屬806之間的導電鏈路。類似上面，Mx+2金屬806和通路810可以包括Mx+2襯墊812，其可以在所有方面與上面描述的Mx襯墊610基本上相似。
[0096]已經為了說明的目的呈現(xiàn)了本發(fā)明的各種實施例的描述，但是不意圖是窮舉的或局限于公開的實施例。許多修改和變化對于本領域普通技術人員將是顯然的，而不背離描述的實施例的范圍和精神。選擇這里使用的術語以最好地解釋實施例的原理、實際應用或者在市場上找到技術的技術改進，或者使得本領域普通技術人員能夠理解這里公開的實施例。
[0097]工業(yè)適用性
[0098]本發(fā)明在合并于集成電路芯片中的半導體結構中找到的電子熔絲的設計和制作方面找到工業(yè)適用性，其可以在大量電子和電氣裝置中找到應用。
【主權項】
1.一種電子熔絲結構，所述結構包括: Mx級(202)，包括Mx金屬(208);以及 Mx+1級(214)，在所述Mx級上，所述Mx+1級包括Mx+1金屬(238)和在豎直方向上將所述Mx金屬電連接到所述M X+1金屬的通路(242)，其中所述M X+1金屬包括厚部分和薄部分，并且其中所述Mx金屬、所述M X+1金屬和所述通路基本上使用導電材料填充。2.根據權利要求1所述的結構，其中所述通路位于鄰近所述MX+1金屬的所述薄部分。3.根據權利要求1所述的結構，其中所述通路位于所述MX+1金屬的所述薄部分下面。4.根據權利要求1所述的結構，其中所述Mx+1金屬的所述薄部分包括從大約25nm至大約50nm范圍變化的豎直厚度。5.根據權利要求1所述的結構，其中所述MX+1金屬的所述薄部分包括大于或等于所述Mx+1金屬的豎直厚度的大約50%的豎直厚度。6.根據權利要求1所述的結構，其中所述Mx+1金屬的所述薄部分是局部的，并且位于所述Mx+1金屬的中部。7.根據權利要求1所述的結構，其中所述通路的側壁與所述MX+1金屬的所述薄部分之間的交叉基本上垂直。8.根據權利要求1所述的結構，還包括: 缺陷區(qū)域(246)，位于所述通路的側壁上并且鄰近所述通路與Mx+1金屬的交叉拐角。9.根據權利要求1所述的結構，還包括: 底切(228)特征，位于所述通路的側壁上，鄰近所述通路與所述Mx+1金屬之間的交叉拐角。10.根據權利要求1所述的結構，還包括: 空隙(248)，位于所述通路的導電材料中并且鄰近所述通路與所述Mx+1金屬之間的交叉拐角，其中所述空隙使得電子熔絲阻抗大于或等于約1K歐姆。11.一種形成電子熔絲的方法，所述方法包括: 提供包括熔絲區(qū)域凡級(202); 在所述Mx級上形成第一 M X+1電介質(216); 在所述熔絲區(qū)域上的所述第一 Mx+1電介質的一部分上形成中間電介質(220); 在所述第一 Mx+1電介質和所述中間電介質上形成第二 M X+1電介質(222)，其中所述第一Mx+1電介質、所述第二 Mx+1電介質一起形成Mx+1級(214)； 在所述熔絲區(qū)域上的所述Mx+1級中形成溝槽(226)，其中所述中間電介質抵抗用來形成所述溝槽的蝕刻技術，使得所述溝槽具有厚部分(D2)和薄部分(D3); 在所述溝槽中形成通路開口(232)，其中所述通路開口從所述溝槽的底面延伸到位于所述1級中的M x金屬(208)的頂面；以及去除所述中間電介質。12.根據權利要求11所述的方法，還包括: 使用導電材料填充所述溝槽和所述通路開口。13.根據權利要求11所述的方法，其中在所述溝槽中形成所述通路開口包括鄰近所述薄部分形成所述通路開口。14.根據權利要求11所述的方法，其中在所述溝槽中形成所述通路開口包括在所述薄部分內形成所述通路開口。15.根據權利要求11所述的方法，其中在所述熔絲區(qū)域上形成所述中間電介質包括: 沉積包括從大約15nm至大約35nm的范圍變化的厚度或者比位于所述第一 Mx+1電介質下面和所述凡級上面的M ,蓋電介質(212)的厚度小或與其相等的厚度的層。16.根據權利要求11所述的方法，其中在所述熔絲區(qū)域上形成所述中間電介質包括: 沉積氮化硅(Si3N4)、碳化硅(SiC)、硅碳氮化物(SiCN)和氫化碳化硅(SiCH)中至少一種。17.根據權利要求11所述的方法，其中在所述Mx級上形成所述第一Mx+1電介質包括: 沉積包括從大約75nm至大約10nm的范圍變化的厚度的層。18.—種電子熔絲結構，所述結構包括: 第一 Mx+1 金屬(632)； 第二 Mx+1金屬； 第三Mx+1金屬(634)，與所述第一 M X+1金屬接觸，其中所述第三M X+1金屬包括頸狀區(qū)域；以及 第四Mx+1金屬， 其中所述第三Mx+1金屬位于所述第二 M X+1金屬與所述第四M X+1金屬之間。19.根據權利要求18所述的結構，還包括: Mx金屬(606);以及 通路(636)，豎直地延伸并且形成所述第一 Mx+1金屬與所述M.金屬之間的導電鏈路。20.根據權利要求18所述的結構，還包括: Mx+2金屬(806);以及 第二通路(810)，豎直地延伸并且形成所述第一Mx+1金屬與所述Mx+2金屬之間的導電鏈路。21.根據權利要求18所述的結構，其中所述第二M X+1金屬和所述第四M X+1金屬與所述第一 Mx+1金屬物理且電接觸。22.根據權利要求18所述的結構，其中所述第二M X+1金屬和所述第四M X+1金屬位于與所述第三Mx+1金屬平行。23.根據權利要求19所述的結構，其中所述通路鄰近所述第三MX+1金屬的頸狀區(qū)域。24.根據權利要求20所述的結構，其中所述通路鄰近所述第三MX+1金屬的頸狀區(qū)域。25.根據權利要求18所述的結構，其中所述第三MX+1金屬的頸狀區(qū)域具有子基本規(guī)則尺寸。26.根據權利要求18所述的結構，其中所述第三MX+1金屬的頸狀區(qū)域在水平和豎直尺寸上相對于所述第三Mx+1金屬的額定尺寸更小。27.根據權利要求18所述的結構，其中所述第三MX+1金屬的頸狀區(qū)域與所述第一 M冷屬物理且電接觸。28.根據權利要求18所述的結構，其中所述第二M X+1金屬和所述第四M X+1金屬是虛設金屬。
【專利摘要】一種電子熔絲結構包括Mx級(202)(包括Mx金屬(208))，以及在Mx級上的Mx+1級(214)，Mx+1級包括Mx+1金屬(238)和在豎直方向上將Mx金屬電連接到Mx+1金屬的通路(242)，其中Mx+1金屬包括厚部分和薄部分，并且其中Mx金屬、Mx+1金屬和通路基本上使用導電材料填充。
【IPC分類】H01L21/82
【公開號】CN105051885
【申請?zhí)枴緾N201380075080
【發(fā)明人】鮑軍靜, G·波尼拉, S·S·喬伊, R·G·菲利普, 李偉健, E·考塔理歐谷, N·E·勒斯蒂格, A·H·西蒙, 王平川, 張麗娟
【申請人】國際商業(yè)機器公司
【公開日】2015年11月11日
【申請日】2013年12月9日
【公告號】US9059170, US20140217612, WO2014123620A1