多層電荷俘獲區(qū)具有氘化層的非易失性電荷俘獲存儲器件的制作方法
【專利說明】多層電荷俘獲區(qū)具有氘化層的非易失性電荷俘獲存儲器件
[0001]相關申請的交叉引用
[0002]本申請是2007年9月26日提交的共同在審查的序列號為11/904，475的美國申請的繼續(xù)申請部分，11/904，475申請根據35U.S.C.119(e)主張2007年5月25日提交的序列號為60/931，905的美國臨時專利申請的優(yōu)先權，所述兩個在先申請以引用的方式全部并入本申請。
技術領域
[0003]本發(fā)明屬于半導體器件領域。
[0004]置量
[0005]在過去的幾十年里，集成電路中特征尺寸的改進(scaling)已經成為不斷增長的半導體產業(yè)背后的驅動力。越來越小的特征尺寸能夠使增加萎縮于半導體芯片上的有限有效面積上的功能密度。例如，改進晶體管的尺寸允許芯片上包含的存儲器件的數(shù)量增加，從而導致所制造的產品容量增加。然而，容量越來越大的驅動力不是沒有問題的。優(yōu)化每個器件性能的必要性變得日益重要起來。
[0006]非易失性的半導體存儲器通常使用疊層浮動柵型場效應晶體管。在這樣的晶體管中，通過偏置控制柵和接地在其上形成存儲器單元的襯底的體區(qū)域，電子被注入到要編程的存儲器單元的浮動柵。氧化物-氮化物-氧化物(ONO)疊層被用作在半導體-氧化物-氮化物-氧化物-半導體(SONOS)晶體管中的電荷存儲層，或者被用作分柵閃存半導體中的浮動柵和控制柵之間的隔離層。圖1示出了傳統(tǒng)非易失性電荷俘獲存儲器器件的橫截面視圖。
[0007]參照圖1，半導體器件100包括:S0N0S柵疊層(gate stack) 104，該SONOS柵疊層104包括在硅襯底102上形成的傳統(tǒng)ONO部分106。半導體器件100還包括:在SONOS柵疊層104兩側中任一側的源極區(qū)和漏極區(qū)110以定義溝道區(qū)112。SONOS柵疊層104包括:在ONO部分106上方形成并與ONO部分106相接觸的多晶硅柵極層108。多晶硅柵極層108與硅襯底102通過ONO部分106電隔離。ONO部分106通常包括隧道氧化物層106A、氮化物或氧氮化物電荷俘獲層106B和覆蓋在氮化物或氧氮化物層106B上的頂部氧化物層106C。
[0008]傳統(tǒng)的SONOS晶體管的一個問題是在氮化物層或氧氮化物層106B內差的數(shù)據保持，這造成了因為穿過層的泄漏電流而限制了半導體器件100的使用壽命和其在幾個方面的應用。解決這個問題的一種嘗試是著重于使用富硅的SONOS層，該嘗試能夠實現(xiàn)半導體器件的使用壽命開始時的編程電壓和擦除電壓之間大的初始間隔，但是卻導致電荷存儲能力快速衰退。另一種嘗試著重于富氧層，該嘗試能夠降低電荷存儲能力的衰退率，但是也減小了編程電壓和擦除電壓之間的初始間隔。這兩種方法對數(shù)據保持隨時間變化的影響可通過圖形展示。圖2和圖3是傳統(tǒng)非易失性電荷俘獲存儲器件的閾值電壓(V)隨保持時間(秒)變化的曲線圖。
[0009]參考圖2，富硅層的電荷存儲能力的快速衰退由編程閾值電壓(VTP) 202和擦除閾值電壓(VTE) 204會聚至規(guī)定的最小值206來表示。參考圖3，富氧層獲得了 VTP 302和VTE304之間減小的間隔。如線條306所示，這種方法并沒有明顯延長器件的整個有用的使用壽命O
【附圖說明】
[0010]本發(fā)明的實施方案通過舉例而不是限制的方式在附圖的各個圖中說明，其中:
[0011]圖1示出了傳統(tǒng)非易失性電荷俘獲存儲器件的橫截面視圖。
[0012]圖2是傳統(tǒng)非易失性電荷俘獲存儲器件的閾值電壓(V)隨保持時間(秒)變化的曲線圖。
[0013]圖3是傳統(tǒng)非易失性電荷俘獲存儲器件的閾值電壓(V)隨保持時間(秒)變化的曲線圖。
[0014]圖4示出了根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的橫截面視圖。
[0015]圖5示出了根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的橫截面視圖。
[0016]圖6A示出了表示形成根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的一個步驟的橫截面視圖。
[0017]圖6B示出了表示形成根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的一個步驟的橫截面視圖。
[0018]圖6C示出了表示形成根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的一個步驟的橫截面視圖。
[0019]圖6D示出了表示形成根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的一個步驟的橫截面視圖。
[0020]圖6E示出了表示形成根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的一個步驟的橫截面視圖。
[0021]圖6F示出了表示形成根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的一個步驟的橫截面視圖。
[0022]圖6G示出了表示形成根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的一個步驟的橫截面視圖。
[0023]圖6H示出了表示形成根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的一個步驟的橫截面視圖。
[0024]圖61示出了表示形成根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的一個步驟的橫截面視圖。
[0025]圖7A示出了表示形成根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的一個步驟的橫截面視圖。
[0026]圖7B示出了表示形成根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的一個步驟的橫截面視圖。
[0027]圖7C示出了表示形成根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的一個步驟的橫截面視圖。
[0028]圖8A示出了包括ONNO疊層的非易失性電荷俘獲存儲器件的橫截面視圖。
[0029]圖SB示出了包括0Ν0Ν0疊層的非易失性電荷俘獲存儲器件的橫截面視圖。
[0030]圖9示描繪了表示制造包括分離多層電荷俘獲區(qū)的非易失性電荷俘獲存儲器件的方法的一系列操作的流程圖。
[0031]圖1OA示出了包括分離電荷俘獲區(qū)域的非平面多柵極器件。
[0032]圖1OB示出了圖1OA中的非平面多柵極器件的橫截面視圖。
[0033]圖1lA和圖1lB示出了包括分離電荷俘獲區(qū)域和水平納米線溝道的非平面多柵極器件。
[0034]圖1lC示出了圖1lA中的非平面多柵極器件的垂直串的橫截面視圖。
[0035]圖12A和圖12B示出了包括分離電荷俘獲區(qū)域和垂直納米線溝道的非平面多柵極器件。
[0036]具體描沐
[0037]在此將對非易失性電荷俘獲存儲器件和形成該器件的方法進行描述。在下面的描述中，將闡述大量的具體細節(jié)，如具體尺寸，以便提供對本發(fā)明的全面理解。對本領域的技術人員明顯的是，本發(fā)明可以在沒有這些具體細節(jié)下被實踐。在其他情形中，熟知的處理步驟，如圖案化步驟或濕法化學清洗步驟，不進行細節(jié)描述以避免對本發(fā)明產生不必要的晦解。此外，應該理解的是，圖中所示的不同實施方案是說明性的表示并不一定按比例繪制。
[0038]在此公開的是非易失性的電荷俘獲存儲器件。該器件可包括具有溝道區(qū)和一對源極區(qū)和漏極區(qū)的襯底。柵疊層可以形成在襯底上面，在溝道區(qū)上方并且在一對源極區(qū)和漏極區(qū)之間。在一個實施方案中，柵疊層包括具有第一氘化層的多層電荷俘獲區(qū)。多層電荷俘獲區(qū)還可以包括無氘電荷俘獲層。可選擇地，多層電荷俘獲區(qū)可包括具有氘濃度低于第一氘化層的氘濃度的部分氘化電荷俘獲區(qū)域。
[0039]包括具有氘化層的多層電荷俘獲區(qū)的非易失性電荷俘獲存儲器件可以呈現(xiàn)改進的編程和擦除速度和數(shù)據保持。根據本發(fā)明的實施方案，氘化層形成在多層電荷俘獲區(qū)的電荷俘獲層和隧道介電層之間。在一個實施方案中，氘化層基本上是無陷阱的，并且消除擦除和編程循環(huán)期間的熱電子衰退。通過在隧道介電層和多層電荷俘獲區(qū)的電荷俘獲層之間并入無陷阱層，擦除和編程循環(huán)中的Vt偏移可以被減小且保持可以被增強。根據本發(fā)明的另一個實施方案，第二氘化層也被形成在多層電荷俘獲區(qū)的電荷俘獲層和柵疊層的頂部介電層之間。
[0040]非易失性電荷俘獲存儲器件可包括具有氘化層的多層電荷俘獲區(qū)。圖4示出根據本發(fā)明的實施方案的非易失性電荷俘獲存儲器件的橫截面視圖。
[0041]參考圖4，半導體器件400包括在襯底402上方形成的柵疊層404。半導體器件400還包括柵疊層404的任一側上的在襯底402里的源極區(qū)和漏極區(qū)410，它們定義了在柵疊層404下面的襯底402里的溝道區(qū)412。柵疊層404包括隧道介電層404A、多層電荷俘獲區(qū)404B、頂部介電層404C和柵極層404D。因此，柵極層404D與襯底402是電隔離的。多層電荷俘獲區(qū)404B包括多層電荷俘獲區(qū)404B的電荷俘獲層408和隧道介電層404A之間的氘化層406。一對介電間隔物414隔離柵疊層404的側壁。
[0042]半導體器件400可以是任何非易失性電荷俘獲存儲器件。在一個實施方案中，半導體器件400是閃存類型的器件，其中電荷俘獲層是導體層或半導體層。根據本發(fā)明的另一實施方案，半導體器件400是SONOS類型的器件，其中電荷俘獲層是絕緣層。通常，SONOS代表“半導體-氧化物-氮化物-氧化物-半導體”，其中第一個半導體是指溝道區(qū)的材料，第一個氧化物是指隧道介電層，“氮化物”是指電荷俘獲介電層，第二個“氧化物”是指頂部介電層(也稱為阻擋介電層(blocking dielectric layer))，并且第二個“半導體”是指柵極層。然而，SONOS類型的器件不受限于這些具體的材料，正如下面描述的。
[0043]因此，襯底402和溝道區(qū)412可以由適合于半導體器件制造的任何材料構成。在一個實施方案中，襯底402是由單晶體材料所構成的體襯底(bulk substrate)，該單晶體材料可以包括但不限于硅、鍺、硅鍺或II1-V族化合半導體材料。另一實施方案中，襯底402包括具有頂部外延層的體層。在特定的實施方案中，體層由單晶體材料構成，該單晶體材料可以包括但不限于硅、鍺、硅鍺、II1-V族化合物半導體材料和石英，而頂部外延層是由單晶體層構成，該單晶體層可包括，但不限于:硅、鍺、硅鍺和II1-V族化合物半導體材料。另一實施方案中，襯底402包括在較低的體層上的中間隔離物層上的頂部外延層。該頂部外延層是由單晶體層構成，該單晶體層可包括但不限于硅(即，形成絕緣物上的硅(SOI)的半導體襯底)、鍺、硅鍺和II1-V組化合物半導體材料。絕緣層是由可以包括但不限于二氧化硅、氮化硅、氧氮化硅的材料構成。較低的體層是由單晶體材料構成，該單晶體材料可以包括但不限于硅、鍺、硅鍺、II1-V族化合物半導體材料和石英。因此，襯底402和溝道區(qū)412可以包括摻雜劑雜質原子。在特定實施方案中，溝道區(qū)412是P型摻雜，而在可選擇的實施方案中，溝道區(qū)412是N型摻雜。
[0044]在襯底402中的源極區(qū)和漏極區(qū)410可以是與溝道區(qū)412具有相反導電性的任何區(qū)域，例如，根據本發(fā)明的實施方案中，源極區(qū)和漏極區(qū)41