用于先進(jìn)納米閃速存儲(chǔ)器裝置的高速感測技術(shù)的制作方法
【專利說明】用于先進(jìn)納米閃速存儲(chǔ)器裝置的高速感測技術(shù)
[0001]優(yōu)先權(quán)聲明
[0002]本申請根據(jù)《美國法典》第35卷第119和120節(jié)要求2013年3月15日提交的美國臨時(shí)專利申請序列號61/799，970的優(yōu)先權(quán)，該臨時(shí)專利申請以引用方式并入本文。
技術(shù)領(lǐng)域
[0003]本發(fā)明公開了用于先進(jìn)納米閃速存儲(chǔ)器裝置的改進(jìn)的感測電路和改進(jìn)的位線布局。
【背景技術(shù)】
[0004]使用浮柵而在其上存儲(chǔ)電荷的閃速存儲(chǔ)器單元以及形成于半導(dǎo)體襯底中的這些非易失性存儲(chǔ)器單元的存儲(chǔ)器陣列在現(xiàn)有技術(shù)中是眾所周知的。通常，這些浮柵存儲(chǔ)器單元一直是分裂柵類型或?qū)訓(xùn)蓬愋汀?br>[0005]閃速存儲(chǔ)器裝置通常包括往往容納在半導(dǎo)體內(nèi)同一金屬層中的平行位線，用于在讀寫操作期間選擇適當(dāng)?shù)拇鎯?chǔ)器單元。
[0006]圖1描繪了典型的現(xiàn)有技術(shù)構(gòu)型。位線10、20和30彼此大致平行并且彼此相對緊密接近。位線10、20和30通常被制造為半導(dǎo)體管芯內(nèi)同一金屬層的一部分。位線10、20和30經(jīng)由連接器40連接到其他電路部件。
[0007]圖2以俯視圖描繪了同一現(xiàn)有技術(shù)構(gòu)型。位線10、20和30仍然是彼此大致平行。這些位線的接近性和長度導(dǎo)致寄生電容，此寄生電容可被模型化為電容器15和電容器25。
[0008]隨著閃速存儲(chǔ)器的設(shè)計(jì)變得越來越小且越來越密集，相鄰位線間的寄生電容將變得更為棘手。
[0009]需要補(bǔ)償位線間的寄生電容的改進(jìn)的電路設(shè)計(jì)。
[0010]需要改進(jìn)的布局設(shè)計(jì)來減少先進(jìn)納米閃速存儲(chǔ)器裝置中的寄生電容的量。

【發(fā)明內(nèi)容】

[0011]前述問題和需求通過用于補(bǔ)償相鄰位線間的寄生電容的改進(jìn)的電路設(shè)計(jì)得以解決。另外，改進(jìn)的布局技術(shù)還減小了寄生電容。
【附圖說明】
[0012]圖1描繪了現(xiàn)有技術(shù)位線布局的立面立面?zhèn)纫晥D。
[0013]圖2描繪了圖1的現(xiàn)有技術(shù)位線布局的俯視圖。
[0014]圖3描繪了現(xiàn)有技術(shù)感測電路。
[0015]圖4描繪了感測電路實(shí)施例。
[0016]圖5描繪了另一個(gè)感測電路實(shí)施例。
[0017]圖6描繪了另一個(gè)感測電路實(shí)施例。
[0018]圖7描繪了位線布局的一個(gè)實(shí)施例的立面?zhèn)纫晥D。
[0019]圖8描繪了圖7的實(shí)施例的俯視圖。
[0020]圖9描繪了位線布局的一個(gè)實(shí)施例的立面?zhèn)纫晥D。
[0021]圖10描繪了圖9的實(shí)施例的俯視圖。
[0022]圖11描繪了感測框圖。
[0023]圖12描繪了用于跟蹤感測信號控制的時(shí)序圖。
[0024]圖13描繪了字線偏置和位線偏置基于沿位線的位置而變化的曲線圖。
【具體實(shí)施方式】
[0025]圖3描繪了現(xiàn)有技術(shù)感測電路100。從圖3可以看出，現(xiàn)有技術(shù)設(shè)計(jì)并未對寄生電容進(jìn)行建模，也未以其他方式將其考慮在內(nèi)。感測電路100包括存儲(chǔ)器數(shù)據(jù)讀取塊110、存儲(chǔ)器參考讀取塊120和差分放大器塊130。數(shù)據(jù)讀取塊110包括電流源111、共源共柵感測NMOS晶體管113、位線箝位NMOS晶體管114、二極管連接的感測負(fù)載PMOS晶體管112和電容器115。
[0026]存儲(chǔ)器參考讀取塊120包括電流源121、參考位線箝位NMOS晶體管124、共源共柵感測NMOS晶體管123、二極管連接的感測負(fù)載PMOS晶體管122和電容器125。
[0027]差分放大器塊130包括輸入差分對NMOS晶體管131和134、電流鏡負(fù)載PMOS晶體管132和133、輸出PMOS晶體管135、電流偏置NMOS晶體管136、輸出電流偏置NMOS晶體管和輸出140。
[0028]節(jié)點(diǎn)116親接到選擇的待讀取存儲(chǔ)器單元(未示出)，節(jié)點(diǎn)117親接到將用于確定選擇的存儲(chǔ)器單元的值的參考存儲(chǔ)器單元(未示出)。
[0029]差分放大器塊130用于比較從數(shù)據(jù)讀取塊110和參考讀取塊120接收的信號，以便生成指示存儲(chǔ)在選擇的存儲(chǔ)器單元中的數(shù)據(jù)值的輸出140。這些部件如圖3所示那樣彼此連接。
[0030]圖4描繪了改進(jìn)的感測電路200。感測電路200包括存儲(chǔ)器數(shù)據(jù)讀取塊210、存儲(chǔ)器參考讀取塊220和差分放大器塊230。數(shù)據(jù)讀取塊210包括電流源211、共源共柵感測NMOS晶體管213、位線箝位NMOS晶體管214、二極管連接的感測負(fù)載PMOS晶體管212和電容器215。
[0031]存儲(chǔ)器參考讀取塊220包括電流源221、參考位線箝位NMOS晶體管224、共源共柵感測NMOS晶體管223、二極管連接的感測負(fù)載PMOS晶體管222和電容器225。
[0032]差分放大器塊230包括輸入差分對NMOS晶體管231和234、電流鏡負(fù)載PMOS晶體管232和233、輸出PMOS晶體管235、電流偏置NMOS晶體管236、輸出電流偏置NMOS晶體管237和輸出240。
[0033]節(jié)點(diǎn)216親接到選擇的待讀取存儲(chǔ)器單元(未示出)，節(jié)點(diǎn)217親接到將用于確定選擇的存儲(chǔ)器單元的值的參考存儲(chǔ)器單元(未示出)。
[0034]節(jié)點(diǎn)216為選擇的位線，其耦接到電容器217和電容器218 (這兩個(gè)電容器各自代表來自相鄰位線的寄生電容)，并被驅(qū)動(dòng)以補(bǔ)償電容器215。預(yù)充電開關(guān)250和平衡開關(guān)260選擇性地接通。相鄰位線可被驅(qū)動(dòng)至電壓VB，該電壓小于或等于所選擇位線被驅(qū)動(dòng)至的電壓。這樣做會(huì)減小電容器217和電容器218所代表的寄生電容的影響。
[0035]差分放大器塊230用于比較從數(shù)據(jù)讀取塊210和參考讀取塊220接收的信號，以便生成指示存儲(chǔ)在選擇的存儲(chǔ)器單元中的數(shù)據(jù)值的輸出240。這些部件如圖4所示那樣彼此連接。
[0036]圖5描繪了另一種改進(jìn)的感測電路300。感測電路300包括PMOS晶體管301、共源共柵NMOS晶體管302、輸出PMOS晶體管308、電流偏置NMOS晶體管307和輸出310。節(jié)點(diǎn)304耦接到選擇的待讀取存儲(chǔ)器單元(未示出)。晶體管301的柵極接收預(yù)充電節(jié)點(diǎn)電壓309，在該示例中此電壓可為1.2V或接地電壓。晶體管307、308構(gòu)成用于輸出的單端放大器。這些部件如圖5所示那樣彼此連接。
[0037]感測節(jié)點(diǎn)(晶體管308的柵極)經(jīng)由晶體管301被接地的預(yù)充電節(jié)點(diǎn)電壓309預(yù)充電至偏置電平。然后預(yù)充電節(jié)點(diǎn)電壓309變成一電壓電平以釋放(微弱地偏置或截止)晶體管301。根據(jù)耦接到節(jié)點(diǎn)304的存儲(chǔ)器單元的狀態(tài)，如果存在電流(例如，美國專利N0.8，072，815中描述的分裂柵單元的擦除狀態(tài)，該專利以引用方式并入本文且作為附錄A附于本文)，那么感測節(jié)點(diǎn)的電壓會(huì)下降，這將接通晶體管308以使輸出310升高。如果不存在電流(例如，美國專利N0.8，072，815中描述的分裂柵單元的編程狀態(tài))，那么感測節(jié)點(diǎn)的電壓會(huì)保持在高水平，這將截止晶體管308以使輸出310降低。這種方案稱為無參考感測。
[0038]PMOS晶體管301的塊體(η阱)襯底端子311和PMOS晶體管308的塊體(η阱)端子312進(jìn)一步正向偏置(源電壓-體電壓=較小正數(shù)，如0.4V，該正數(shù)值小于正向結(jié)的Vp/n(約0.6V))，以增大較低電壓余度和較高速度下的閾值電壓(已降低)和高飽和驅(qū)動(dòng)電流。這種塊體技術(shù)可應(yīng)用于其他附圖。
[0039]節(jié)點(diǎn)304耦接到電容器305和電容器306 (這兩個(gè)電容器各自代表來自相鄰位線的寄生電容)，并被驅(qū)動(dòng)以補(bǔ)償連接到節(jié)點(diǎn)304的電容器303。
[0040]圖6描繪了另一種改進(jìn)的感測電路400。感測電路400包括PMOS晶體管401、共源共柵NMOS晶體管403、輸出PMOS晶體管409、電流偏置NMOS晶體管410和輸出420。節(jié)點(diǎn)405耦接到選擇的待讀取存儲(chǔ)器單元(未示出)，節(jié)點(diǎn)412耦接到參考存儲(chǔ)器單元(未示出)。
[0041]晶體管401的柵極接收預(yù)充電節(jié)點(diǎn)電壓421，在該示例中此電壓可為1.2V或接地電壓。晶體管409、410構(gòu)成用于輸出的單端放大器。這些部件如圖6所示那樣彼此連接。
[0042]PMOS晶體管401的塊體(η阱)襯底端子422和PMOS晶體管409的塊體(η阱)端子423進(jìn)一步正向偏置(源電壓-體電壓=較小正數(shù)，如0.4V，該正數(shù)值小于正向結(jié)的Vp/n(約0.6V))，以增大較低電壓余度和較高速度下的閾值電壓(已降低)和高飽和驅(qū)動(dòng)電流。這種塊體技術(shù)可應(yīng)用于其他附圖。
[0043]節(jié)點(diǎn)405耦接到電容器406和電容器407，這兩個(gè)電容器各自代表來自相鄰位線的寄生電容。節(jié)點(diǎn)412耦接到電容器413和電容器414 (這兩個(gè)電容器各自代表來自相鄰位線的寄生電容)，并被驅(qū)動(dòng)以補(bǔ)償電容器404和電容器411。開關(guān)402和開關(guān)408選擇性地接通。
[0044]圖7描繪了用于減小位線間寄生電容的改進(jìn)的位線布局500。位線510和530形成于一個(gè)金屬層中。然而，位線520形成于不同的金屬層中。因此，位線510和520間的距離以及位線520和530間的距離長于如現(xiàn)有技術(shù)那樣將位線520形成于與位線510和530相同的金屬層中時(shí)的距離。位線520經(jīng)由通孔560、金屬550和連接器540連接到其他電路部件。位線510和530經(jīng)由連接器40連接到其他電路部件。
[0045]圖8以俯視圖描繪了圖7的布局。從該視圖可以看出，位線510、520和530看起來彼此相鄰。然而，如不同陰影所指示的那樣，位線520以及位線51