用在先進(jìn)納米閃速存儲(chǔ)器裝置中的改進(jìn)的晶體管設(shè)計(jì)的制作方法
【技術(shù)領(lǐng)域】
[0001] 公開(kāi)了用在先進(jìn)納米閃速存儲(chǔ)器裝置中的改進(jìn)的PMOS和NMOS晶體管設(shè)計(jì)。
【背景技術(shù)】
[0002] 在現(xiàn)有技術(shù)中已知的是，模擬電路能夠受到納米技術(shù)中的布局特征的不利影響。 例如，一些已知的鄰近效應(yīng)包括阱鄰近、淺溝槽隔離（STI)應(yīng)力、多晶娃柵位置效應(yīng)、源極/ 漏極尺寸效應(yīng)、溝道長(zhǎng)度調(diào)制，W及窄寬度效應(yīng)。該些鄰近效應(yīng)的影響隨工藝技術(shù)變?yōu)楦?而變?yōu)楦蟆?br>[0003] 已提出各種現(xiàn)有技術(shù)解決方案來(lái)減少模擬電路設(shè)計(jì)中的該些鄰近效應(yīng)。然而，需 要該樣的模擬電路設(shè)計(jì)技術(shù)：其利用該些鄰近效應(yīng)并且使用它們來(lái)提高特定用于存儲(chǔ)器感 測(cè)電路的模擬電路的操作。分離柵極閃速存儲(chǔ)器操作和各種電路在化euVanTran等人的 標(biāo)題為"SubVoltFlashMemoirSystem"的美國(guó)專(zhuān)利號(hào) 7, 990, 773,W及化euVanTran 等人的標(biāo)題為"ArrayofNon-VolatileMemoirCellsIncludingEmbeddedLocaland GlobalReferenceCellsandSystems"的美國(guó)專(zhuān)利號(hào)8,072,815中被描述，其通過(guò)引用 被合并在本文中。

【發(fā)明內(nèi)容】

[0004] 上述鄰近效應(yīng)和STI效應(yīng)用于通過(guò)各種實(shí)施例來(lái)提高用于存儲(chǔ)器感測(cè)的模擬電 路的設(shè)計(jì)。
【附圖說(shuō)明】
[0005] 圖la描繪現(xiàn)有技術(shù)的離子注入工藝。
[0006] 圖化描繪現(xiàn)有技術(shù)的離子注入工藝的結(jié)果。
[0007] 圖2描繪感測(cè)電路的實(shí)施例。
[000引圖3描繪感測(cè)電路的另一個(gè)實(shí)施例。
[0009] 圖4描繪感測(cè)電路的另一個(gè)實(shí)施例。
[0010] 圖5描繪感測(cè)電路的另一個(gè)實(shí)施例。
[0011] 圖6描繪感測(cè)電路的另一個(gè)實(shí)施例。
[0012] 圖7描繪Y解碼器的實(shí)施例。
【具體實(shí)施方式】
[0013] 圖1A描繪現(xiàn)有技術(shù)的阱注入工藝10。典型地通過(guò)W下方法預(yù)先在半導(dǎo)體材料50 中創(chuàng)建STI區(qū)域30 ;在娃中蝕刻溝槽圖案，在溝槽中沉積電介質(zhì)材料，并且然后移除任何多 余的電介質(zhì)。在注入工藝10 (阱注入）期間，離子被加速并且被注入到半導(dǎo)體材料50中。 將光刻膠材料40布置在關(guān)注區(qū)域的邊界上W防止離子20注入在相鄰區(qū)域中。出于說(shuō)明的 目的，圖1A中僅示出光刻膠材料40的一個(gè)示例。阱鄰近效應(yīng)起因于離子20相對(duì)于光刻膠 材料40的移動(dòng)。具體地講，離子20將在最靠近光刻膠材料40的區(qū)域中W更大密度散射， 如圖1A中所示。光刻膠材料40的邊緣與STI區(qū)域30的邊緣之間的距離能夠被稱(chēng)為"肥 間距"，如圖1A中所示。
[0014] 圖1B描繪阱注入工藝10之后的成品80。如能夠看到，更大的注入已發(fā)生在最靠 近鄰近光刻膠40的STI區(qū)域30的區(qū)域60中。還示出控制柵70。該種跨溝道的離子注入 中的不均勻性將導(dǎo)致跨溝道的Vt(闊值電壓）的不均勻性。闊值電壓是形成反型層W使電 子能夠流過(guò)柵極-源極結(jié)的柵極電壓。因此，由于阱鄰近效應(yīng)，在控制柵70下方跨溝道存 在不同的Vt。越靠近阱邊緣Vt越高，并且越遠(yuǎn)離阱邊緣Vt越低。
[0015] Id (漏極電流)也將由于阱鄰近效應(yīng)跨溝道而變化。對(duì)于給定的柵極電壓而言，越 靠近阱邊緣Id將越低，越遠(yuǎn)離阱邊緣Id將越高。越靠近阱邊緣Idsat (漏極飽和電流）將 越低，越遠(yuǎn)離阱邊緣Idsat將越高。
[0016] STI應(yīng)力效應(yīng)也影響溝道的電性能。一般地，STI壓應(yīng)力效應(yīng)被視為對(duì)NMOS晶體 管有利但對(duì)PMOS晶體管不利（STI壓應(yīng)力跨溝道延伸，如圖1B所示)。
[0017] 術(shù)語(yǔ)"LOD"能夠用于指代柵極邊緣與STI邊緣之間的距離。術(shù)語(yǔ)"STI寬度"能夠 用于指代STI區(qū)域的寬度。
[001引在PMOS晶體管中，針對(duì)小LOD Idsat將更低，并且針對(duì)大LOD Idsat將更高。針 對(duì)小STI寬度Idsat將更低，并且針對(duì)大STI寬度Idsat將更高。
[0019] 在NMOS晶體管中，針對(duì)小LOD Idsat將更高，并且針對(duì)大LOD Idsat將更低。而 且，針對(duì)小STI寬度Idsat將更高，并且針對(duì)大STI寬度Idsat將更低。
[0020] 考慮到該些概念，根據(jù)表1能夠限定四種裝置類(lèi)型：
[0021] 在一個(gè)實(shí)施例中，小STI寬度能夠是0. 2-0. 3化，并且大STI寬度能夠是1. 9-2化。 小LOD能夠是0. 6-1化，并且大LOD能夠是2-4化。小肥間距能夠是0. 5-0. 6化，并且大肥 間距能夠是1-2化。前述的"小"數(shù)字是當(dāng)前制造技術(shù)所允許的最小數(shù)字。預(yù)期最小數(shù)字將 隨制造技術(shù)的不斷改進(jìn)而減小。
[0022] 前述數(shù)字僅為示例性的，并且重要的是針對(duì)每種度量的小和大的相對(duì)尺寸。
[0023] 對(duì)于N-LDE1裝置而言，Vts(靠近源極的Vt)將相對(duì)小，Vtd(靠近漏極的Vt)將 相對(duì)小，并且Idsat將相對(duì)大。
[0024] 對(duì)于P-LDE1而言，Vts將相對(duì)小，Vtd將相對(duì)小，并且Idsat將相對(duì)大。
[0025] 對(duì)于N-LDE2而言，Vts將相對(duì)小，Vtd將相對(duì)大，并且Idsat將小于NMOS N-LDE1 的Idsat。
[0026] 對(duì)于P-LDE2而言，Vts將相對(duì)小，Vtd將相對(duì)大，并且Idsat將小于PMOS P-LDE1 的Idsat。
[0027] 利用當(dāng)前限定的該些裝置，在針對(duì)閃速存儲(chǔ)器感測(cè)電路的模擬電路設(shè)計(jì)中每種裝 置的特性能夠被用作優(yōu)勢(shì)。
[002引參考圖2,描繪感測(cè)電路100。感測(cè)電路100包括存儲(chǔ)器數(shù)據(jù)讀取塊110、存儲(chǔ)器基 準(zhǔn)讀取塊120、和差分放大器塊130。數(shù)據(jù)讀取塊110包括電流源11UN-LDE2型共陰共柵放 大器（cascoding)感測(cè)NMOS晶體管112、N-LDE2型位線錯(cuò)位NMOS晶體管113、W及P-LDE1 型二極管連接的感測(cè)負(fù)載PM0S晶體管114。存儲(chǔ)器基準(zhǔn)讀取塊120包括電流源121、N-LDE2 型基準(zhǔn)位線錯(cuò)位NM0S晶體管122、N-LDE2型共陰共柵放大器感測(cè)NM0S晶體管123、W及 P-LDE1型二極管連接的感測(cè)負(fù)載PM0S晶體管124。差分放大器塊130包括N-LDE2型輸入 差分對(duì)NM0S晶體管131和135、P-LDE2型電流鏡負(fù)載PM0S晶體管132和133、P-LDE2型輸 出PM0S晶體管134、N-LDE2型電流偏置NM0S晶體管136、N-LDE2型輸出電流偏置NM0S晶 體管137,W及輸出138。節(jié)點(diǎn)115禪接到選擇的待讀取的存儲(chǔ)器單元(未示出），并且節(jié)點(diǎn) 125禪接到將用于確定選擇的存儲(chǔ)器單元的值的基準(zhǔn)存儲(chǔ)器單元(未示出）。差分放大器塊 130用于比較接收自數(shù)據(jù)讀取塊110和基準(zhǔn)讀取塊120的信號(hào)W生成輸出138,該輸出138 指示存儲(chǔ)在選擇的存儲(chǔ)器單元中的數(shù)據(jù)的值。該些部件如圖2中所示彼此連接。共陰共柵 放大器、輸入差分對(duì)、電流鏡、W及輸出晶體管使用N-LDE2類(lèi)型用于低電壓開(kāi)銷(xiāo)和高增益。 替選地，晶體管112、123能夠具有N-LDE1類(lèi)型。
[0029] 參考圖3,描繪感測(cè)電路200。感測(cè)電路200包括P-LDE2型電流鏡PM0S晶體管 201、N-LED2型共陰共柵放大器NM0S晶體管202、電流源203、P-LDE2型二極管連接的基準(zhǔn) 電流偏置PM0S晶體管204、N-LDE2型共陰共柵放大器NM0S晶體管205、N-LDE2型基準(zhǔn)位 線錯(cuò)位NM0S晶體管206、P-LDE1型輸出PM0S晶體管207、N-LDE2型電流偏置NM0S晶體管 208,W及輸出209。晶體管207、208構(gòu)成用于輸出的單端放大器。節(jié)點(diǎn)210禪接到選擇的 待讀取的存儲(chǔ)器單元(未示出)，并且節(jié)點(diǎn)211禪接到將用于確定選擇的存儲(chǔ)器單元的值的 基準(zhǔn)存儲(chǔ)器單元(未示出）。該些部件如圖3中所示彼此連接。
[0030] 在該感測(cè)電路200中，由基準(zhǔn)位線錯(cuò)位電壓（晶體管205的柵極）確定數(shù)據(jù)存儲(chǔ)器 單元(節(jié)點(diǎn)210)上的位線電壓。感測(cè)的輸出節(jié)點(diǎn)（晶體管207的柵極）由基準(zhǔn)電流（由來(lái)自 基準(zhǔn)電流偏置晶體管204的晶體管201鏡像）和數(shù)據(jù)存儲(chǔ)器單元(通過(guò)節(jié)點(diǎn)210禪接）的直 接感測(cè)（比較）產(chǎn)生。替選地，晶體管201、204能夠是P-LDE1類(lèi)型，并且晶體管202、205能 夠是N-LDE1類(lèi)型。
[003U參考圖4,描繪感測(cè)電路300。感測(cè)電路300包括P-LDE2型電流鏡PM0S晶體管 301、N-LDE2型共陰共柵放大器NM0S晶體管302、P-LDE2型二極管連接的基準(zhǔn)電流偏置 PM0S晶體管303、N-LDE2型共陰共柵放大器NM0S晶體管304、P-LDE2型輸出PM0S晶體管 305、N-LDE2型電流偏置NM0S晶體管306,W及輸出307。輸出PM0S晶體管305和電流偏 置NM0S晶體管306 -起構(gòu)成用于輸出的單端放大器。節(jié)點(diǎn)308禪接到選擇的待讀取的存 儲(chǔ)器單元(未示出），并且節(jié)點(diǎn)309禪接到將用于確定選擇的存儲(chǔ)器單元的值的基準(zhǔn)存儲(chǔ)器 單元(未示出）。該些部件如圖4中所示彼此連接。共陰共柵放大器NM0S晶體管302和級(jí) 聯(lián)NM0S晶體管304為列解碼器（ymux)電路，所述電路具有由偏置電壓偏置的柵極W確定 讀取中的位線電壓(近似地Vblrd=~晶體管302或304的柵極偏置減去它的闊值電壓Vt)。 該方案稱(chēng)為共享位線偏置方案。替選地，晶體管301和303能夠是P-LDE1類(lèi)型，并且晶體 管302和304能夠是N-LDE