一種制作半導體器件的方法
【技術領域】
[0001]本發(fā)明涉及半導體制造工藝，尤其涉及一種采用調制電壓和調節(jié)多電壓器件。
【背景技術】
[0002]集成電路(IC)尤其是超大規(guī)模集成電路中的主要器件是金屬氧化物半導體場效應晶體管(M0S)，隨著半導體集成電路工業(yè)技術日益的成熟，超大規(guī)模的集成電路的迅速發(fā)展，具有更高性能和更強功能的集成電路要求更大的元件密度，而且各個部件、元件之間或各個元件自身的尺寸、大小和空間也需要進一步縮小。對于具有更先進的技術節(jié)點的CMOS而言,高K/金屬柵極(high-k and metal gate)技術已經廣泛地應用于CMOS器件中，高K/金屬柵極代替多晶硅柵極和傳統(tǒng)的柵極介質層，柵極介質層例如氧化硅或者氮氧化硅，以避免高溫處理工藝對器件的損傷。
[0003]為了更好的控制高K/金屬柵極半導體器件的短溝道效應(SCE)和漏極導致勢壘下降(DIBL)，將平面的MOSFET半導體器件改變成為FinFET (鰭片場效應晶體管)半導體器件，該方法主要改變了半導體器件的結構形狀。
[0004]在實際的半導體器件制作工藝和半導體器件的調試過程中會存在很多的變化，例如，電壓調整(VT modulat1n)和多電壓(Mult1-VT)器件的制作。在現有技術中，采用電壓注入工藝將注入材料摻雜到半導體襯底中來調節(jié)半導體器件的電壓，然后執(zhí)行后續(xù)的高K/金屬柵極的制作，還可以采用調節(jié)功函數的工藝來調節(jié)半導體器件的電壓。
[0005]為了進一步提高K/金屬柵極半導體器件的性能，需要先進的電壓調整工藝和多電壓器件的調節(jié)工藝。

【發(fā)明內容】

[0006]在
【發(fā)明內容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發(fā)明的
【發(fā)明內容】
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
[0007]為了解決現有技術中存在的問題，本發(fā)明提出了一種制作半導體器件的方法，包括:提供具有標準閾值電壓區(qū)域、高閾值電壓區(qū)域和低閾值電壓區(qū)域的半導體襯底，所述標準閾值電壓區(qū)域包括第一虛擬柵極，所述低閾值電壓區(qū)域包括第二虛擬柵極，所述高閾值電壓區(qū)域包括第三虛擬柵極；去除所述標準閾值電壓區(qū)域中的所述第一虛擬柵極，去除所述低閾值電壓區(qū)域中的所述第二虛擬柵極，去除所述高閾值電壓區(qū)域中的所述第三虛擬柵極，以在所述標準閾值電壓區(qū)域中形成第一溝槽，在所述低閾值電壓區(qū)域中形成第二溝槽，在所述高閾值電壓區(qū)域中形成第三溝槽；在所述第一溝槽、所述第二溝槽和所述第三溝槽的底部及側壁上依次沉積形成高K介電層和覆蓋層；去除所述高閾值電壓區(qū)域中的所述覆蓋層以露出所述高K介電層；對所述低閾值電壓區(qū)域執(zhí)行氧清除劑注入；執(zhí)行退火步驟。
[0008]本發(fā)明還提出了另一種制作半導體器件的方法，包括:提供具有標準閾值電壓區(qū)域、高閾值電壓區(qū)域和低閾值電壓區(qū)域的半導體襯底，所述標準閾值電壓區(qū)域包括第一虛擬柵極，所述低閾值電壓區(qū)域包括第二虛擬柵極，所述高閾值電壓區(qū)域包括第三虛擬柵極；去除所述標準閾值電壓區(qū)域中的所述第一虛擬柵極，去除所述低閾值電壓區(qū)域中的所述第二虛擬柵極，去除所述高閾值電壓區(qū)域中的所述第三虛擬柵極，以在所述標準閾值電壓區(qū)域中形成第一溝槽，在所述低閾值電壓區(qū)域中形成第二溝槽，在所述高閾值電壓區(qū)域中形成第三溝槽；在所述第一溝槽、所述第二溝槽和所述第三溝槽的底部及側壁上依次沉積形成高K介電層和覆蓋層；分別對所述標準閾值電壓區(qū)域、所述高閾值電壓區(qū)域和所述低閾值電壓區(qū)域執(zhí)行氧清除劑注入；執(zhí)行退火步驟。
[0009]優(yōu)選地，所述氧清除劑的材料為T1、Al或者Hf。
[0010]優(yōu)選地，所述半導體襯底和所述高K介電層之間形成有界面層。
[0011]優(yōu)選地，所述退火步驟的反應溫度為600至800°C，所述退火步驟的反應時間為30至60s，所述退火步驟的反應壓強為I至20atm，在通入氧氣和氮氣的混合氣體的條件下執(zhí)行所述退火步驟。
[0012]優(yōu)選地，當采用相同的氧清除劑材料時，所述低閾值電壓區(qū)域的摻雜注入大于所述標準閾值電壓區(qū)域的注入濃度，所述標準閾值電壓區(qū)域的注入濃度大于所述高閾值電壓區(qū)域的注入濃度。
[0013]優(yōu)選地，當氧清除劑的注入濃度相同時，所述低閾值電壓區(qū)域中的氧清除劑的清除能力大于所述標準閾值電壓區(qū)域中的氧清除劑的清除能力，所述標準閾值電壓區(qū)域中的氧清除劑的清除能力大于所述高閾值電壓區(qū)域中的氧清除劑的清除能力。
[0014]優(yōu)選地，還包括在所述退火步驟之后去除剩余的所述覆蓋層以露出所述高K介電層。
[0015]優(yōu)選地，還包括在去除剩余的所述覆蓋層之后在露出的所述高K介電層上形成新的覆蓋層。
[0016]綜上所述，根據本發(fā)明的制作方法利用氧清除效應以改變界面層(IL)的物理厚度，該方法實現了在半導體襯底的不同區(qū)域形成不同厚度的介電層，所述介電層包括高K介電層和IL介電層，同時滿足了調節(jié)不同電壓器件的要求，提高半導體器件的整體性能，提高半導體的良品率。本發(fā)明的制作方法適用于平面場效應晶體管半導體技術和FinFET(鰭片場效應晶體管)半導體技術。
【附圖說明】
[0017]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。在附圖中，
[0018]圖1A-1D為根據本發(fā)明一個實施方式制作具有后HK/后MG結構的半導體器件相關步驟所獲得的器件的剖面結構示意圖；
[0019]圖2為根據本發(fā)明一個實施方式制作具有后HK/后MG結構的半導體器件的工藝流程圖；
[0020]圖3A-3E為根據本發(fā)明另一個實施方式制作具有后HK/后MG結構的半導體器件相關步驟所獲得的器件的剖面結構示意圖；
[0021]圖4為根據本發(fā)明另一個實施方式制作具有后HK/后MG結構的半導體器件的工藝流程圖。
【具體實施方式】
[0022]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員來說顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0023]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的描述，以說明本發(fā)明的方法。顯然，本發(fā)明的施行并不限于半導體領域的技術人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0024]應予以注意的是，這里所使用的術語僅是為了描述具體實施例，而非意圖限制根據本發(fā)明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數形式也意圖包括復數形式。此外，還應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0025]現在，將參照附圖更詳細地描述根據本發(fā)明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應當被解釋為只限于這里所闡述的實施例。應當理解的是，提供這些實施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實施例的構思充分傳達給本領域普通技術人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標記表示相同的元件，因而將省略對它們的描述。
[0026]在本發(fā)明中通過適當的材料摻雜到高K介電層，在界面層和覆蓋層(清除層，scavenging lay