半導(dǎo)體器件相關(guān)步驟所獲得的器件的剖面結(jié)構(gòu)示意圖；
[0029]圖5為根據(jù)本發(fā)明另一個實施方式制作具有后HK/后MG結(jié)構(gòu)的半導(dǎo)體器件的工藝流程圖。
【具體實施方式】
[0030]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員來說顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0031]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的描述，以說明本發(fā)明的方法。顯然，本發(fā)明的施行并不限于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實施方式。
[0032]應(yīng)予以注意的是，這里所使用的術(shù)語僅是為了描述具體實施例，而非意圖限制根據(jù)本發(fā)明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0033]現(xiàn)在，將參照附圖更詳細(xì)地描述根據(jù)本發(fā)明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應(yīng)當(dāng)被解釋為只限于這里所闡述的實施例。應(yīng)當(dāng)理解的是，提供這些實施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實施例的構(gòu)思充分傳達(dá)給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標(biāo)記表示相同的元件，因而將省略對它們的描述。
[0034]下面將結(jié)合圖2A-2C對本發(fā)明所述半導(dǎo)體器件的制備方法進(jìn)行詳細(xì)描述。如圖2A所示，提供半導(dǎo)體襯底200，半導(dǎo)體半導(dǎo)體襯底200可包括任何半導(dǎo)體材料，此半導(dǎo)體材料可包括但不限于:S1、SiC、SiGe、SiGeC、Ge 合金、GeAs、InAs、InP，以及其它 II1- V或 I1-VI族化合物半導(dǎo)體。也是可選地，半導(dǎo)體襯底300可以包括外延層。半導(dǎo)體襯底300還可以包括有機(jī)半導(dǎo)體或者如Si/SiGe、絕緣體上硅(SOI)、或者絕緣體上SiGe (SGOI)的分層半導(dǎo)體。
[0035]半導(dǎo)體襯底200包括各種隔離結(jié)構(gòu)，這些隔離部件可以包括不同結(jié)構(gòu)，并且由不同的處理技術(shù)來形成。例如隔離部件可以包括淺溝槽隔離部件(STI)。半導(dǎo)體襯底200還包括阱。
[0036]半導(dǎo)體襯底200包括NMOS區(qū)域和PMOS區(qū)域，NMOS區(qū)域具有形成在均勻摻雜的溝道區(qū)上的虛擬柵極結(jié)構(gòu)，所述虛擬柵極結(jié)構(gòu)包括柵極氧化層和虛擬柵極，以及柵極氧化物層和虛擬柵極兩側(cè)形成的柵極間隙壁，PMOS區(qū)域具有形成在均勻摻雜的溝道區(qū)上的虛擬柵極結(jié)構(gòu)，所述虛擬柵極結(jié)構(gòu)包括柵極氧化層和虛擬柵極，以及柵極氧化物層和虛擬柵極兩側(cè)形成的柵極間隙壁，虛擬柵極的材料可以為多晶硅或者為氮化硅或者無定型碳，其中，虛擬柵極的材料優(yōu)選未摻雜的多晶硅，柵極間隙壁可以為氧化硅、氮化硅、氮氧化硅中一種或者他們組合構(gòu)成。作為本實施例的一個優(yōu)化實施方式，所述間隙壁為氧化硅、氮化硅共同組成。半導(dǎo)體襯底200還包括位于NMOS虛擬柵極和PMOS虛擬柵極兩側(cè)的源漏區(qū)。
[0037]在半導(dǎo)體襯底200和虛擬柵極上方形成層間介電層。實施化學(xué)機(jī)械研磨(CMP)工藝去除多余的層間介電層，使得露出虛擬柵極的虛擬柵極層。還可以采用其他的方式形成層間介電層以露出虛擬柵極的虛擬柵極層。
[0038]實施刻蝕工藝以去除NMOS區(qū)域和PMOS區(qū)域中的虛擬柵極和柵極氧化層保留位于虛擬柵極和柵極氧化層兩側(cè)的柵極間隙壁，以在NMOS區(qū)域和PMOS區(qū)域中形成金屬柵極溝槽。刻蝕工藝可以包括干法刻蝕、濕法刻蝕或者干法刻蝕和濕法刻蝕的組合。在去除虛擬柵極以露出半導(dǎo)體襯底的表面之后，也可以采用例如稀釋的氫氟酸或其他適合工藝以去除柵極氧化層，以完全露出半導(dǎo)體襯底的表面形成金屬柵極溝槽。
[0039]在層間介電層上、柵極間隙壁上、金屬柵極溝槽的底部及層面上沉積形成界面層(IL) 201和高K (HK)介電層202。IL層的可以為熱氧化層、氮的氧化物層、化學(xué)氧化層或者其他適合的薄膜層?？梢圆捎肅VD、ALD或者PVD等適合的工藝形成界面層。界面層的厚度范圍為5埃至10埃。高K電介質(zhì)的材料可以選擇為但不限于LaO、BaZrO, A10、HfZrO,HfZrON, HfLaO, HfS1N, HfS1, LaS1, AlS1, HfTaO, HfT1, (Ba, Sr) T13 (BST)、A1203、Si3N4、氮氧化物或者其他適合的材料?？梢圆捎肅VD、ALD或者PVD等適合的工藝形成高K介電層。高K介電層的厚度范圍為10埃至30埃。
[0040]在高K介電層202上形成覆蓋層203，覆蓋層203的材料可以為La2O3、AL2O3、Ga2O3、In203、Mo0、Pt、Ru、TaCN0、Ir, TaC, MoN, WN, TixN1^x 或者其他適合的薄膜層。可以采用 CVD、ALD或者PVD等適合的工藝形成覆蓋層。覆蓋層的厚度范圍為5埃至20埃。在覆蓋層203上形成P型功函數(shù)金屬層204，以形成溝槽205A和溝槽205B，P型功函數(shù)金屬層為PMOS功函數(shù)金屬可調(diào)層，P型功函數(shù)金屬層(PWF)的材料可以選擇為但不限于TixN1- TaC, MoN, TaN或者其他適合的薄膜層?？梢圆捎肅VD、ALD或者PVD等適合的工藝形成P型功函數(shù)金屬層。P型功函數(shù)金屬層的厚度范圍為10埃至580埃。
[0041 ] 如圖2B所示，在PMOS區(qū)域中的溝槽205A的底部以及側(cè)壁上形成底部抗反射涂層和圖案化的光刻膠層206，圖案化的光刻膠層206露出NMOS區(qū)域覆蓋PMOS區(qū)域。將底部抗反射涂層涂覆在光刻膠206的底部來減少底部光的反射。
[0042]根據(jù)圖案化的光刻膠層206刻蝕去除NMOS區(qū)域中的PMOS功函數(shù)金屬層204和覆蓋層203，以露出高K介電層202。去除NMOS區(qū)域中的PMOS功函數(shù)金屬層204和覆蓋層203以露出高K介電層202的刻蝕工藝可以采用濕法刻蝕或者干法刻蝕，所述刻蝕工藝具有P型功函數(shù)金屬層204和覆蓋層203對低于高K介電層202的高刻蝕選擇比。
[0043]在本發(fā)明的一具體實施例中，以所述被圖形化的光刻膠層為掩膜，采用干法刻蝕工藝，在通入氯化硼和氯氣的刻蝕條件下，對P型功函數(shù)金屬層204和覆蓋層203進(jìn)行刻蝕，反應(yīng)室內(nèi)壓力可為5?20毫托(mTorr);功率:300_800W ;時間:5_15s ;所述氯化硼和氯氣的流量范圍可為O?150立方厘米/分鐘(sccm)和50?200立方厘米/分鐘(sccm)。需要說明的是上述蝕刻方法僅僅是示例性的，并不局限與該方法，本領(lǐng)域技術(shù)人員還可以選用其他常用的方法。
[0044]然后，去除底部抗反射涂層和圖案化的光刻膠層206，以在NMOS區(qū)域中形成溝槽207，露出NMOS區(qū)域中的高K介電層202，露出PMOS區(qū)域中的P型功函數(shù)金屬層205。
[0045]如圖2C所示，在PMOS區(qū)域中的溝槽205A和NMOS區(qū)域中的溝槽207的底部以及側(cè)壁形成覆蓋層 208，覆蓋層 208 的材料可以為 La203、AL2O3、Ga2O3、Ιη203、MoO、Pt、Ru、TaCNO、Ir、TaC, MoN、WN、TixN1-X或者其他適合的薄膜層?？梢圆捎肅VD、ALD或者PVD等適合的工藝形成覆蓋層。覆蓋層的厚度范圍為5埃至20埃。在覆蓋層208上沉積形成阻擋層209，阻擋層的材料可以選擇為但不限于TiN、TiSiN或者其他適合的薄膜層?？梢圆捎肅VD、ALD或者PVD等適合的工藝形成阻擋層。阻擋層的厚度范圍為5埃至20埃。
[0046]在NMOS區(qū)域和PMOS區(qū)域中的阻擋層209上依次沉積形成N型功函數(shù)金屬層210和金屬電極層211，NMOS功函數(shù)金屬層210和金屬電極層211覆蓋半導(dǎo)體襯底。N型功函數(shù)金屬層(NWF)為NMOS功函數(shù)金屬可調(diào)層，N型功函數(shù)金屬層的材料可以選擇為但不限于TaC、T1、Al、TixAl 1-x或者其他適合的薄膜層?？梢圆捎肅VD、ALD或者PVD等適合的工藝形成N型功函數(shù)金屬層。N型功函數(shù)金屬層的厚度范圍為10埃至80埃。金屬電極層的材料可以選擇為但不限于A1、W或者其他適合的薄膜層?？梢圆捎肅VD、ALD或者PVD等適合的工藝形成金屬電極層。在采用上述工藝形成金屬電極層的過程中沒有空洞的形成。在半導(dǎo)體襯底200中NMOS區(qū)域和PMOS區(qū)域中形成金屬柵極結(jié)構(gòu)疊層。
[0047]然后，執(zhí)行化學(xué)機(jī)械研磨(CMP)工藝以平坦化N