一種制作半導(dǎo)體器件的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造工藝,尤其涉及一種在后高K/后金屬柵極(high-K&gatelast)工藝中形成新的金屬柵極薄膜堆疊結(jié)構(gòu)的方法。
【背景技術(shù)】
[0002]集成電路(IC)尤其是超大規(guī)模集成電路中的主要器件是金屬氧化物半導(dǎo)體場效應(yīng)晶體管(M0S)，隨著半導(dǎo)體集成電路工業(yè)技術(shù)日益的成熟，超大規(guī)模的集成電路的迅速發(fā)展，具有更高性能和更強(qiáng)功能的集成電路要求更大的元件密度，而且各個(gè)部件、元件之間或各個(gè)元件自身的尺寸、大小和空間也需要進(jìn)一步縮小。對于具有更先進(jìn)的技術(shù)節(jié)點(diǎn)的CMOS而言，后高K/金屬柵極(high-k and metal gate last)技術(shù)已經(jīng)廣泛地應(yīng)用于CMOS器件中，以避免高溫處理工藝對器件的損傷。同時(shí)，需要縮小CMOS器件柵極介電層的等效氧化層厚度(EOT),例如縮小至約1.lnm。在后高K (high-k last, HK last process)技術(shù)中，為了到達(dá)較小的EOT的厚度,采用化學(xué)氧化物界面層(chemical oxide IL)代替熱柵氧化物層(thermal gate oxide)。
[0003]在目前的后高K/后金屬柵極(high-K&gate last)技術(shù)中，包括去除虛擬多晶硅柵極和柵極氧化層以形成柵極溝槽，在柵極溝槽中沉積形成界面氧化層和高K介電層，接著在柵極溝槽中高K介電層上沉積形成功函數(shù)金屬層和金屬電極層，然后采用化學(xué)機(jī)械研磨(CMP)去除多余的功函數(shù)金屬層和金屬電極層，以形成金屬柵極。
[0004]如圖1A-1C所示，為根據(jù)現(xiàn)有的技術(shù)制作后HK/后MG結(jié)構(gòu)的半導(dǎo)體器件的橫截面示意圖，IA所示，采用刻蝕工藝去除位于半導(dǎo)體襯底100上NMOS區(qū)域和PMOS區(qū)域中的虛擬柵極和柵極介電層保留位于虛擬柵極結(jié)構(gòu)兩側(cè)的間隙壁，以形成金屬柵極溝槽，在金屬柵極溝槽中依次沉積形成界面層101、高K介電層102、覆蓋層103、阻擋層104和PMOS功函數(shù)金屬層105。
[0005]如圖1B所示，在半導(dǎo)體襯底上形成圖案化的底部抗反射涂層和光刻膠層106，以露出NMOS區(qū)域覆蓋PMOS區(qū)域；根據(jù)圖案化的底部抗反射涂層和光刻膠層106去除NMOS區(qū)域中的PMOS的功函數(shù)金屬層以露出阻擋層104，接著去除圖案化所述底部抗反射涂層和光刻膠層106。
[0006]如圖1C所示，在半導(dǎo)體襯底100上沉積形成NMOS功函數(shù)金屬層107和金屬電極層108。接著，采用化學(xué)機(jī)械研磨工藝去除掉多余的金屬層以露出層間介電層，最后形成金屬柵極。
[0007]然而，目前的后高K介電層/后金屬柵極與前高K介電層/后金屬柵極相比，在形成的金屬柵極溝槽中沉積高K介電層和覆蓋層之后，這將使柵極堆疊填充變的不容易實(shí)現(xiàn)，尤其對于較為先進(jìn)的技術(shù)節(jié)點(diǎn)而言。另一方面，在雙功函數(shù)金屬柵極工藝中為了實(shí)現(xiàn)在半導(dǎo)體襯底中分別形成PMOS功函數(shù)金屬層和NMOS功函數(shù)金屬層，使得形成薄膜堆疊層和填充工藝變的非常的復(fù)雜。同時(shí)，在現(xiàn)有的后高K介電層/后金屬柵極工藝中，NMOS功函數(shù)金屬層的材料通常為TiAl或者鋁，這樣很容易引起發(fā)生鋁原子擴(kuò)散現(xiàn)象，較多的鋁原子擴(kuò)散將影響器件的電壓(增加PMOS器件的電壓并且減小NMOS器件的電壓)和影響器件的性能以及可靠性。
[0008]因此，需要一種新的半導(dǎo)體器件的制作方法，以解決現(xiàn)有技術(shù)中的問題。

【發(fā)明內(nèi)容】

[0009]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實(shí)施方式】部分中進(jìn)一步詳細(xì)說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0010]為了解決現(xiàn)有技術(shù)中存在的問題，本發(fā)明提出了一種制作半導(dǎo)體器件的方法，包括:提供具有第一區(qū)域和第二區(qū)域的半導(dǎo)體襯底，所述第一區(qū)域包括虛擬柵極，所述第二區(qū)域包括虛擬柵極；去除所述第一區(qū)域中的虛擬柵極和所述第二區(qū)域中的虛擬柵極，以在所述第一區(qū)域中形成第一溝槽，在所述第二區(qū)域中形成第二溝槽；在所述第一溝槽和所述第二溝槽的底部及側(cè)壁上依次沉積形成高K介電層、第一覆蓋層和P型功函數(shù)金屬層；采用光刻工藝去除所述第二溝槽中的所述P型功函數(shù)金屬層和所述第一覆蓋層露出所述高K介電層，以形成第三溝槽；在所述第一溝槽和所述第三溝槽的底部以及側(cè)壁上依次形成第二覆蓋層、阻擋層、N型功函數(shù)金屬層和金屬柵極層。
[0011]本發(fā)明提出了另一種制作半導(dǎo)體器件的方法，包括:提供具有第一區(qū)域和第二區(qū)域的半導(dǎo)體襯底，所述第一區(qū)域包括虛擬柵極，所述第二區(qū)域包括虛擬柵極；去除所述第一區(qū)域中的虛擬柵極和所述第二區(qū)域中的虛擬柵極，以在所述第一區(qū)域中形成第一溝槽，在所述第二區(qū)域中形成第二溝槽；在所述第一溝槽和所述第二溝槽的底部及側(cè)壁上依次沉積形成高K介電層、第一覆蓋層、阻擋層和P型功函數(shù)金屬層；采用光刻工藝去除所述第二溝槽中的所述P型功函數(shù)金屬層、所述阻擋層和所述第一覆蓋層露出所述高K介電層，以形成第三溝槽；在所述第一溝槽和所述第三溝槽的底部以及側(cè)壁上形成第二覆蓋層；對所述第二覆蓋層進(jìn)行一處理步驟，以防止之后形成的N型功函數(shù)金屬層和金屬柵極層中的金屬離子擴(kuò)散到其下的層結(jié)構(gòu)中；在處理后的所述第二覆蓋層上依次形成N型功函數(shù)金屬層和金屬柵極層。
[0012]優(yōu)選地，采用濕法刻蝕或者干法刻蝕去除第二區(qū)域中的P型功函數(shù)金屬層和所述第一覆蓋層，所述刻蝕工藝具有所述P型功函數(shù)金屬層和所述第一覆蓋層對所述高K介電層的高蝕刻選擇比。
[0013]優(yōu)選地，采用濕法刻蝕或者干法刻蝕去除第二區(qū)域中的P型功函數(shù)金屬層、所述阻擋層和所述第一覆蓋層，所述刻蝕工藝具有所述P型功函數(shù)金屬層、所述阻擋層和所述第一覆蓋層對所述高K介電層的高蝕刻選擇比。
[0014]優(yōu)選地，所述第二覆蓋層的材料為氮化鈦、氮化硅鈦，所述阻擋層的材料為氮化鉭、鉭或者鋁化鉭，所述阻擋層的厚度為5埃至20埃。
[0015]優(yōu)選地，采用退火工藝執(zhí)行所述處理步驟，所述退火工藝為峰值退火、毫秒退火或者快速退火，執(zhí)行所述退火工藝的溫度為400°C至600°C，執(zhí)行所述退火工藝的時(shí)間為10秒至60秒，在通入氧氣、氮?dú)?、氨氣或者氧氣和氮?dú)獾幕旌蠚怏w的條件下執(zhí)行所述退火工藝。
[0016]優(yōu)選地，將所述半導(dǎo)體襯底暴露在空氣中執(zhí)行所述處理步驟。
[0017]優(yōu)選地，采用等離子體工藝執(zhí)行所述處理步驟，所述等離子體工藝的反應(yīng)時(shí)間為10秒至60秒，在通入氧氣、氮?dú)狻鍤饣蛘邭鍤夂偷獨(dú)獾幕旌蠚怏w的條件下執(zhí)行所述等離子體工藝，執(zhí)行所述等離子體工藝的功率為100W至500W。
[0018]優(yōu)選地，所述處理步驟為在所述第二覆蓋層上形成鈦層或者硅層，接著執(zhí)行退火工藝，以在所述第二覆蓋層上形成TixOy層或者SixOy層，所述鈦層或者所述硅層的厚度為5埃至15埃。
[0019]優(yōu)選地，所述半導(dǎo)體襯底和所述高K介電層之間還形成有界面層，所述界面層的材料為熱氧化層、氮的氧化物層或化學(xué)氧化層，所述界面層的厚度范圍為5埃至10埃。
[0020]優(yōu)選地，所述第一區(qū)域?yàn)镻MOS區(qū)域，所述第二區(qū)域?yàn)镹MOS區(qū)域。
[0021]優(yōu)選地，采用CVD、ALD或者PVD工藝形成所述高K介電層、所述第一覆蓋層、所述第二覆蓋層、所述阻擋層、所述P型功函數(shù)金屬層、所述N型功函數(shù)金屬層、所述金屬電極層。
[0022]優(yōu)選地，所述第一覆蓋層和所述第二覆蓋層的厚度范圍為5埃至20埃，所述P型功函數(shù)金屬層的厚度范圍為10埃至580埃、所述N型功函數(shù)金屬層的厚度范圍為10埃至80埃。
[0023]綜上所示，根據(jù)本發(fā)明的方法提出了一種新的金屬柵極薄膜堆的制作工藝，以阻止PMOS區(qū)域中的鋁的擴(kuò)散，在NMOS區(qū)域中利用鋁的擴(kuò)散，最終使形成的半導(dǎo)體器件結(jié)構(gòu)與傳統(tǒng)工藝形成的半導(dǎo)體器件結(jié)構(gòu)相比具有良好的間隙填充邊緣和較低金屬柵極電阻，以提高半導(dǎo)體器件的整體性能，提高半導(dǎo)體的良品率。
【附圖說明】
[0024]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。在附圖中，
[0025]圖1A-1C為根據(jù)現(xiàn)有技術(shù)制作具有后HK/后MG結(jié)構(gòu)的半導(dǎo)體器件的剖面結(jié)構(gòu)示意圖；
[0026]圖2A-2C為根據(jù)本發(fā)明一個(gè)實(shí)施方式制作具有后HK/后MG結(jié)構(gòu)的半導(dǎo)體器件相關(guān)步驟所獲得的器件的剖面結(jié)構(gòu)示意圖；
[0027]圖3為根據(jù)本發(fā)明一個(gè)實(shí)施方式制作具有后HK/后MG結(jié)構(gòu)的半導(dǎo)體器件的工藝流程圖；
[0028]圖4A-4D為根據(jù)本發(fā)明另一個(gè)實(shí)施方式制作具有后HK/后MG結(jié)構(gòu)的