> 圖22是示出在該實施方式中在圖21所示的工序之后進行的工序的俯視圖。
圖23是表示在本發(fā)明的實施方式3所涉及的具備高耐壓元件的半導體裝置的制造方法中雜質向高耐壓分離區(qū)域的分配流向的圖。
圖24是示出在該實施方式中向高耐壓分離區(qū)域分配雜質的一個工序的俯視圖。
圖25是示出在該實施方式中在圖24所示的工序之后進行的工序的俯視圖。
圖26是不出在實施方式中在圖25所不的工序之后進彳丁的工序的俯視圖。
圖27是表示在本發(fā)明的實施方式4所涉及的具備高耐壓元件的半導體裝置的制造方法中雜質向高耐壓分離區(qū)域的分配流向的圖。 圖28是示出在該實施方式中向高耐壓分離區(qū)域分配雜質的一個工序的俯視圖。
圖29是示出在該實施方式中在圖28所示的工序之后進行的工序的俯視圖。
圖30是示出在該實施方式中在圖29所示的工序之后進行的工序的俯視圖。
圖31是表示在本發(fā)明的實施方式5所涉及的具備高耐壓元件的半導體裝置的制造方法中雜質向高耐壓分離區(qū)域的分配流向的圖。
圖32是示出在該實施方式中向高耐壓分離區(qū)域分配雜質的一個工序的俯視圖。
圖33是示出在實施方式中在圖32所示的工序之后進行的工序的俯視圖。
圖34是示出在該實施方式中在圖33所示的工序之后進行的工序的俯視圖。
圖35是表示在本發(fā)明的實施方式6所涉及的具備高耐壓元件的半導體裝置的制造方法中雜質向高耐壓分離區(qū)域的分配流向的圖。
圖36是示出在該實施方式中向高耐壓分離區(qū)域分配雜質的一個工序的俯視圖。
圖37是示出在該實施方式中在圖36所示的工序之后進行的工序的局部剖面斜視圖。 圖38是示出在該實施方式中在圖37所示的工序之后進行的工序的局部剖面斜視圖。 圖39是示出在該實施方式中在圖38所示的工序之后進行的工序的局部剖面斜視圖。 圖40是針對各實施方式示出第I變形例的局部俯視圖。
圖41是針對各實施方式示出第2變形例的局部俯視圖。
圖42是針對各實施方式示出第3變形例的局部俯視圖。
【具體實施方式】
[0017]首先，作為各實施方式的具備橫向型高耐壓元件的半導體裝置的一個例子，對用于使感應電動機等負載動作的驅動電路的結構(框圖)進行說明。如圖1所示，在半導體裝置D的驅動控制電路中，設置有:低電位側電路14a，其以半導體基板的電位為基準，對IGBT 11的開關動作進行控制；高電位側電路13a，其以與半導體基板的電位相比更高的規(guī)定電位(高電壓)為基準，對IGBT 11的開關動作進行控制；以及電位轉換電路15a，其進行高電位側電路13a和低電位側電路14a之間的信號傳遞。此外，在各IGBT 11上連接有續(xù)流二極管12。
[0018]接下來，對各實施方式的半導體裝置D的構造的概要進行說明。如圖2及圖3所示，以覆蓋P型的半導體基板I的表面的方式，形成有P型外延層Ia (第I半導體層)。在P型外延層Ia上的規(guī)定位置處配置有低電位側電路區(qū)域14(第I區(qū)域)。在低電位側電路區(qū)域14中，形成有低電位側電路14a，該低電位側電路14a包含由低電壓驅動的半導體元件
20 ο
[0019]以從P型外延層Ia的表面開始到達半導體基板I的表面的方式，形成有N型擴散層3(第2半導體層)。在N型擴散層3和半導體基板I之間，形成有N +埋入擴散層4。在N型擴散層3上配置有高電位側電路區(qū)域13(第2區(qū)域)。在高電位側電路區(qū)域13中形成有高電位側電路13a，該高電位側電路13a包含由高電壓驅動的半導體元件19。以規(guī)定寬度將該高電位側電路區(qū)域13包圍的方式，沿著高電位側電路區(qū)域13形成有N型高耐壓分離區(qū)域16 (分離區(qū)域)。
[0020]這里，高電位側電路區(qū)域13的布局圖案為矩形。因此，高耐壓分離區(qū)域16具有規(guī)定寬度，且具有:扇形形狀的角部(第4半導體層)18，其位于沿著矩形的高電位側電路區(qū)域13的角圖案的位置；以及直線部(第3半導體層)17，其位于沿著直線圖案的位置。
[0021]在高耐壓分離區(qū)域16的表面，形成有熱氧化膜6。在熱氧化膜6的表面，形成有金屬或者多晶硅等的場板(未圖示)。以包圍高耐壓分離區(qū)域16的方式，形成有P型擴散層2(第I半導體層)。以將高電位側電路區(qū)域13以及低電位側電路區(qū)域14覆蓋的方式，形成有絕緣層(未圖示)。
[0022]在各實施方式所涉及的半導體裝置D中，在高耐壓分離區(qū)域16的角部18的N型擴散層3b以及直線部17的N型擴散層3a中，各自的N型雜質的濃度和厚度滿足RESURF條件。另外，角部18的N型擴散層3b的雜質的濃度(濃度A)和直線部17的N型擴散層3a的雜質的濃度(濃度B)不同。
[0023]此外，作為用于配置低電位側電路區(qū)域14的層，例舉了 P型外延層la，但并不限定于上述外延層，例如，可以是雜質擴散層。
[0024]以下，更具體地說明具備高耐壓分離區(qū)域的半導體裝置D的構造。此外，在各圖中，對相同部件標注相同標號，除了必要情況以外，不重復其說明。
[0025]實施方式I
對實施方式I所涉及的半導體裝置D進行說明。如圖4、圖5及圖6所示，對于高耐壓分離區(qū)域16，作為布局圖案具有:中心角大約為90°的扇形形狀的角部18，其位于沿著矩形狀的高電位側電路區(qū)域13的角圖案的位置；以及直線部17，其位于沿著直線圖案的位置。在高電位側電路區(qū)域13中形成有被施加高電壓的N +型擴散層5。
[0026]角部18的N型擴散層3b的雜質濃度，設定為是直線部17的N型擴散層3a的雜質的濃度的大約2倍。由此，N型擴散層3b的雜質的原子數量、和N型擴散層3a的規(guī)定體積中的雜質的原子數量成為相同數量，能夠抑制耐壓下降。對此進行說明。
[0027]高耐壓分離區(qū)域16的N型擴散層3a、3b通過與P型擴散層2接合而形成PN結。首先，圖7及圖8是作為該PN結的面積，將具有相同面積的PN接合面131的、高耐壓分離區(qū)域116中的直線部的部分(直線部117)和角部的部分(角部118)取出后的圖。如圖7及圖8所示，在直線部117的PN接合面131的面積和角部118的PN接合面131的面積相同的情況下，角部118的N型擴散層103b的體積，小于直線部117的N型擴散層103a的體積。
[0028]雜質的濃度定義為單位體積中的雜質的原子數量(/cm3)。因此，在直線部117中的N型擴散層103a的雜質濃度、和角部118中的N型擴散層103b的雜質濃度為相同濃度的情況下，角部118的N型擴散層103b所包含的N型的雜質的原子數量，小于直線部117的N型擴散層103a所包含的N型的雜質的原子數量。
[0029]如果這樣，在對PN接合面131施加有反向電壓的情況下，從PN接合面131伸展的耗盡層的伸展在直線部117和角部118中是不同的，無法在直線部117和角部118處同時調整為最大耐壓。在該情況下，該最大耐壓由角部118的耐壓決定。
[0030]接下來，對向為了使N型擴散層的雜質濃度、厚度滿足RESURF條件而進行了最優(yōu)化后的高耐壓分離區(qū)域施加高電壓的情況下的PN結中的電場強度進行說明。如圖9所示，在高耐壓分離區(qū)域116中，存在P型半導體基板101和N型擴散層103之間的PN接合面132 (水平方向)、以及N型擴散層103和P型擴散層102之間的PN接合面131 (垂直方向)。
[0031]作為電壓，對P型擴散層102施加基準電壓，對N +型擴散層105施加高電壓。如果分別施加電壓，則從PN接合面131朝向N型擴散層103，耗盡層沿橫向擴展，到達N + /N界面133，N型擴散層103被完全耗盡。此時，在PN接合面131產生的電場強度由于RESURF效應，而小于在PN接合面132產生的電場強度，在PN接合面131產生的電場強度和在PN接合面132產生的電場強度，比硅(Si)的臨界電場Ecri低。
[0032]如果進一步增大施加的電壓，則在PN接合面132產生的電場強度，變得比在PN接合面131產生的電場強度高，到達硅(Si)的臨界電場Ecri，引起雪崩擊穿。此時的施加電壓為耐壓。該耐壓相當于在垂直方向上對在PN接合面132產生的電場強度進行積分所得的值(面積SE)。此外，N型擴散層103的雜質的濃度和厚度以如下方式進行調整，S卩，當增大施加電壓時，N + /N界面133的電場強度也增大，但小于在PN接合面132產生的電場強度。
[0033]接下來，對N型擴散層103的雜質濃度變低的情況進行說明。如果N型擴散層103的雜質濃度降低，則耗盡層更容易從PN接合面131向N型擴散層103擴展。這樣，如圖10所示，在PN接合面132產生的電場強度到達硅(Si)的臨界電場Ecri之前，在N + /N界面133產生的電場就到達硅(Si)的臨界電場Ecri，引起雪崩擊穿。因此，高耐壓分離區(qū)域116的耐壓，低于N型擴散層103的雜質濃度和厚度最優(yōu)化的情況下的耐壓。
[0034]接下來，對直線部和角部中的N型的雜質的原