一種半導(dǎo)體器件的制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，本發(fā)明涉及一種半導(dǎo)體器件的制備方法。
【背景技術(shù)】
[0002]隨著集成電路技術(shù)的持續(xù)發(fā)展，芯片上將集成更多器件，芯片也將采用更快的速度。在這些要求的推進(jìn)下，器件的幾何尺寸將不斷縮小，在芯片的制造工藝中不斷采用新材料、新技術(shù)和新的制造工藝。目前半導(dǎo)體器件的制備已經(jīng)發(fā)展到納米級別，同時常規(guī)器件的制備工藝逐漸成熟。
[0003]目前半導(dǎo)體器件在制備CMOS的過程中為了獲得更好的性能，通常在CMOS的源漏區(qū)進(jìn)行外延SiGe或者SiC以改變所述源漏上的應(yīng)力，進(jìn)一步提高器件的性能，但是由于所述應(yīng)力層的形成會在所述器件中形成一定的缺陷。
[0004]隨著半導(dǎo)體器件尺寸的不斷縮小，所述邏輯器件需要另外的超淺結(jié)(ultrashallow junct1n)來控制短溝道效應(yīng)(short channel control),而不再選用源漏注入的方法，大部分選用在源漏進(jìn)行原位摻雜的方法形成所述超淺結(jié)，例如直接原位摻雜B或者P，但是B/P很容易在激活步驟中很容易擴(kuò)散，特別是在形成應(yīng)力層時在所述Si/SiGe以及Si/SiC的界面上存在的缺陷，使得所述擴(kuò)散更加嚴(yán)重。
[0005]隨著半導(dǎo)體集成電路器件的集成度越來越高，對晶體管性能的要求也日益增高，因此對于晶體管可靠性的要求也隨之提高。在CMOS工藝中，在對于器件的可靠性進(jìn)行評價時，負(fù)偏壓溫度不穩(wěn)定性(NBTI)和熱載流子注入(HCI)效應(yīng)成為主要考量的因素，而現(xiàn)有技術(shù)中由于原位摻雜離子的擴(kuò)散，都會引起所述負(fù)偏壓溫度不穩(wěn)定性(NBTI)和熱載流子注入(HCI)效應(yīng)，從而使器件性能降低。
[0006]雖然現(xiàn)有技術(shù)中所述原位摻雜技術(shù)以及超淺結(jié)的形成方法都比較成熟，但是由于器件尺寸的不斷縮小，引起了所述原位摻雜離子的擴(kuò)散，特別是在應(yīng)力層形成中形成的界面缺陷，加劇了所述擴(kuò)散，導(dǎo)致器件的性能以及品良率的降低，成為亟需解決的問題。

【發(fā)明內(nèi)容】

[0007]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進(jìn)一步詳細(xì)說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0008]本發(fā)明為了克服目前存在問題，提供了一種半導(dǎo)體器件的制備方法，包括:
[0009]提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上形成有柵極結(jié)構(gòu)；
[0010]在所述柵極結(jié)構(gòu)兩側(cè)的所述半導(dǎo)體襯底中形成凹槽，在所述凹槽中外延生長應(yīng)力層，在外延生長所述應(yīng)力層的同時進(jìn)行N型離子或者P型離子以及F離子的原位摻雜，以形成源漏。
[0011]作為優(yōu)選，所述方法包括:
[0012]在所述半導(dǎo)體襯底上形成有源區(qū)，包括NMOS區(qū)域以及PMOS區(qū)域，所述NMOS區(qū)域以及PMOS區(qū)域上分別形成有NMOS柵極結(jié)構(gòu)以及PMOS柵極結(jié)構(gòu)；
[0013]在所述PMOS柵極結(jié)構(gòu)兩側(cè)的所述半導(dǎo)體襯底中形成第一凹槽，并在所述第一凹槽中外延生長第一應(yīng)力層，同時進(jìn)行P型離子以及F離子的原位摻雜，以形成PMOS源漏；
[0014]在所述NMOS柵極結(jié)構(gòu)兩側(cè)的所述半導(dǎo)體襯底中形成第二凹槽，并在所述第二凹槽中外延生長第二應(yīng)力層，同時進(jìn)行N型離子以及F離子的原位摻雜，以形成NMOS源漏。
[0015]作為優(yōu)選，所述NMOS柵極結(jié)構(gòu)和所述PMOS柵極結(jié)構(gòu)的形成方法為:
[0016]在所述NMOS區(qū)域以及PMOS區(qū)域的所述半導(dǎo)體襯底中形成阱，并形成柵極介電層和柵極材料層；
[0017]圖案化所述柵極介電層和所述柵極材料層，以形成所述NMOS柵極結(jié)構(gòu)和所述PMOS柵極結(jié)構(gòu)。
[0018]作為優(yōu)選，在形成所述NMOS柵極結(jié)構(gòu)和所述PMOS柵極結(jié)構(gòu)之后還包括以下步驟:
[0019]執(zhí)行LDD離子注入步驟并活化；
[0020]在所述NMOS柵極結(jié)構(gòu)和所述PMOS柵極結(jié)構(gòu)的側(cè)壁上形成間隙壁。
[0021 ] 作為優(yōu)選，所述第一凹槽為“ Σ ”形凹槽。
[0022]作為優(yōu)選，所述第一應(yīng)力層為SiGe層，所述第二應(yīng)力層為SiC層。
[0023]作為優(yōu)選，所述P型離子包括B離子。
[0024]作為優(yōu)選，所述N型離子包括P離子。
[0025]在所述方法中不再執(zhí)行源漏注入的步驟，而是通過在所述半導(dǎo)體器件的NMOS以及PMOS區(qū)域中分別外延生長SiGe層和SiC層，并在外延所述SiGe層和SiC層的同時進(jìn)行原位摻雜，所述原位摻雜除了選用N型離子或者P型離子，同時摻雜F離子，以形成所述源漏區(qū)，避免了源漏注入步驟，同時F離子和Si具有更強(qiáng)調(diào)鍵合力，所述F離子的摻雜可以降低轉(zhuǎn)移電子效應(yīng)(Transferred-electron effect),來防止所述N型離子或者P型離子的擴(kuò)散，同時所述F離子可以擴(kuò)散至所述柵極結(jié)構(gòu)的邊緣區(qū)域，能提高器件的穩(wěn)定性，例如負(fù)偏壓溫度不穩(wěn)定性(NBTI)和熱載流子注入(HCI)效應(yīng)。
【附圖說明】
[0026]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的裝置及原理。在附圖中，
[0027]圖1a-1f為本發(fā)明一具體地實施中所述半導(dǎo)體器件的制備過程示意圖；
[0028]圖2為本發(fā)明一具體地實施中所述半導(dǎo)體器件的制備的工藝流程圖。
【具體實施方式】
[0029]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0030]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的描述，以說明本發(fā)明所述半導(dǎo)體器件的制備方法。顯然，本發(fā)明的施行并不限于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實施方式。
[0031]應(yīng)予以注意的是，這里所使用的術(shù)語僅是為了描述具體實施例，而非意圖限制根據(jù)本發(fā)明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0032]現(xiàn)在，將參照附圖更詳細(xì)地描述根據(jù)本發(fā)明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應(yīng)當(dāng)被解釋為只限于這里所闡述的實施例。應(yīng)當(dāng)理解的是，提供這些實施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實施例的構(gòu)思充分傳達(dá)給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標(biāo)記表示相同的元件，因而將省略對它們的描述。
[0033]本發(fā)明中為了解決現(xiàn)有技術(shù)中存在的問題，提供了一種半導(dǎo)體器件的制備方法，在所述方法中首先提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上形成有柵極結(jié)構(gòu)；然后在所述柵極結(jié)構(gòu)兩側(cè)的所述半導(dǎo)體襯底中形成凹槽，在所述凹槽中外延生長應(yīng)力層，在外延生長所述應(yīng)力層的同時進(jìn)行N型離子或者P型離子以及F離子的原位摻雜，以形成源漏。
[0034]在本發(fā)明中為了解決源漏注入后離子擴(kuò)散的問題，不再執(zhí)行源漏注入，而是在所述源漏區(qū)中形成凹槽，然后外延生長應(yīng)力層，并且在生長的同時進(jìn)行原位摻雜，以形成源漏區(qū)，避免了源漏注入的步驟，而且原位摻雜的離子除了常規(guī)的N型、P型離子以外，還進(jìn)一步摻雜有F離子，所述F離子和Si具有更強(qiáng)的鍵合力，能防止所述的N型離子、P型離子的擴(kuò)散，以提聞器件的性能。
[0035]在本發(fā)明中所述器件中可以包括NMOS區(qū)域以及PMOS區(qū)域，在所述NMOS區(qū)域以及PMOS區(qū)域中分別形成NMOS晶體管和PMOS晶體管，下面結(jié)合附圖1a-1f對本發(fā)明的一具體地實施方式做進(jìn)一步的說明。
[0036]執(zhí)行步驟201，在所述半導(dǎo)體襯底201上形成有源區(qū)，包括NMOS區(qū)域以及PMOS區(qū)域，所述NMOS區(qū)域以及PMOS區(qū)域上分別形成有NMOS柵極結(jié)構(gòu)2