3]隔離層103可以由適合于與來自下方的體襯底的永久柵極結(jié)構(gòu)最終電隔離或有助于該隔離的材料組成。例如，在一個實施例中，隔離電介質(zhì)層103由例如但不限于二氧化硅、氮氧化硅、氮化硅或碳摻雜的氮化硅的電介質(zhì)材料組成。要理解，可以形成整體層，并且然后使其凹陷以最終暴露多個鰭狀物110和111的有源部分。
[0024]在實施例中，非平面器件104是例如但不限于fin-FET或三柵極器件的非平面器件。在這種實施例中，非平面器件104的半導(dǎo)體溝道區(qū)由三維物體組成或者形成在三維物體中。在一個這種實施例中，柵極堆疊體108包圍三維物體的至少頂表面和一對側(cè)壁，如圖1A中所描繪的。在另一個實施例中，例如在全包圍柵極器件中，至少溝道區(qū)被制成分立的三維物體。在一個這種實施例中，柵極電極堆疊體108完全包圍溝道區(qū)。
[0025]如上所述，在實施例中，半導(dǎo)體器件104包括至少部分地包圍非平面器件104的一部分的柵極堆疊體108。在一個這種實施例中，柵極堆疊體108包括柵極電介質(zhì)層和柵極電極層(未單獨示出)。在實施例中，柵極堆疊體108的柵極電極由金屬柵極組成，并且柵極電介質(zhì)層由高k材料組成。例如，在一個實施例中，柵極電介質(zhì)層由例如但不限于以下材料的材料組成:氧化鉿、氮氧化鉿、硅酸鉿、氧化鑭、氧化鋯、硅酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮鋅酸鉛或其組合。此外，柵極電介質(zhì)層的一部分可以包括由襯底102的頂部幾層形成的原生氧化層。在實施例中，柵極電介質(zhì)層由頂部高k部分和由半導(dǎo)體材料的氧化物組成的下層部分組成。在一個實施例中，柵極電介質(zhì)層由氧化鉿的頂部部分和二氧化硅或氮氧化硅的底部部分組成。
[0026]在一個實施例中，柵極堆疊體108的柵極電極由金屬層組成，該金屬層例如但不限于:金屬氮化物、金屬碳化物、金屬硅化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或?qū)щ姷慕饘傺趸铩Ｔ诰唧w實施例中，柵極電極由形成在金屬功函數(shù)設(shè)置層上方的非功函數(shù)設(shè)置填充材料組成。
[0027]非平面電阻器106包括非平面半導(dǎo)體層112，以便為電阻器106提供精確電阻。在實施例中，半導(dǎo)體層112與多個鰭狀物111共形形成。在一個這種實施例中，電介質(zhì)層(未示出)將半導(dǎo)體層112與多個鰭狀物111隔離。在實施例中，半導(dǎo)體層112由多晶硅層組成。在一個實施例中，多晶娃具有大約20納米的晶粒大小。在具體的這種實施例中，多晶硅被摻雜了劑量在大約1E15-1E17原子/cm2的范圍內(nèi)的硼。在實施例中，半導(dǎo)體層112具有實質(zhì)上不受溫度影響的電阻，尤其是不受非平面電阻器106的工作溫度影響的電阻。
[0028]在實施例中，間隔件114由例如但不限于二氧化硅、氮氧化硅或氮化硅的絕緣電介質(zhì)材料組成。在實施例中，接觸部116由金屬物種制造。金屬物種可以是諸如鎳或鈷之類的純金屬，也可以是諸如金屬-金屬合金或金屬-半導(dǎo)體合金(例如，諸如硅化物材料)之類的合金。
[0029]在另一方面中，平面多晶硅電阻器可以包括在非平面架構(gòu)內(nèi)。在實施例中，對“平面電阻器”的引用在本文中用于描述具有形成在與從襯底凸出的一個或多個鰭狀物相鄰的位置而不是這些鰭狀物之上的電阻層的電阻器。作為示例，圖1B示出了根據(jù)本發(fā)明的另一個實施例的用于非平面半導(dǎo)體器件架構(gòu)的精密電阻器的截面視圖。
[0030]參考圖1B，半導(dǎo)體結(jié)構(gòu)150包括具有非平面器件104的襯底102 (僅僅部分地示出)和形成在隔離層103上的平面電阻器156。非平面器件104包括柵極堆疊體108，例如，金屬柵極/高k柵極電介質(zhì)柵極堆疊體。柵極堆疊體108形成在多個鰭狀物110之上。平面電阻器156包括形成在隔離層103之上的平面半導(dǎo)體層162。兩個器件均包括間隔件114和接觸部116。
[0031]平面電阻器156包括平面半導(dǎo)體層162，以便為電阻器156提供精確電阻。在實施例中，半導(dǎo)體層162由多晶硅層組成。在一個實施例中，多晶硅具有大約20納米的晶粒大小。在具體的這種實施例中，多晶硅被摻雜了劑量在大約1E15-1E17原子/cm2的范圍內(nèi)的硼。在實施例中，半導(dǎo)體層162具有實質(zhì)上不受溫度影響的電阻，尤其是不受平面電阻器156的工作溫度影響的電阻。圖1b的其它特征可以由與針對圖1A所描述的那些材料相似的材料組成。
[0032]本發(fā)明的一個或多個實施例論述了精密電阻器的適合性質(zhì)。例如，在實施例中，本文中所描述的精密電阻器與當前和未來工藝技術(shù)兼容，例如，詳細描述的精密電阻器結(jié)構(gòu)與三柵極高k/金屬柵極工藝流程兼容，在該工藝流程中，多晶硅是犧牲的并且利用非平面三柵極工藝中的金屬柵極架構(gòu)來替換多晶硅。在實施例中，提供了良好的電阻器特性，例如，非平面集成方案通過利用三柵極工藝的三維晶片拓撲來提供較大有效寬度和長度的優(yōu)點。因此，由此制造的精密電阻器可以在給定電阻器面積下提供增大的電阻均勻度和匹配特性。在實施例中，相較于其它類型的電阻器，本文中所描述的多晶硅電阻器提供了更好的(例如，減小的)溫度系數(shù)和電壓系數(shù)。
[0033]相比之下，先前的多晶硅電阻器包括集成了多晶電阻器和多晶柵極晶體管的BSR(阻塞自對準硅化物電阻器)、以及將多晶電阻器與平面HiK金屬柵極晶體管集成的EPR(嵌入式多晶電阻器)。與BSR和EPR電阻器不同，可以針對非平面嵌入式精密多晶硅電阻器集成方案來制造根據(jù)本文中所描述的實施例的精密電阻器。本文中所描述的制造方法可以使工藝流程能夠以最小工藝成本來將多晶硅電阻器模塊化地集成在三柵極高k/金屬柵極技術(shù)上。
[0034]下面描述的是用于在高k/金屬柵極技術(shù)中形成精密多晶硅電阻器的多種方法。作為本文中考慮的實施例的示例，將對以下制造方法進行詳細描述:(1)TPR(三柵極非平面多晶電阻器+三柵極HKMG晶體管)(a)雙多晶沉積電阻器，(b)掩埋硬掩模堆疊多晶電阻器(c)凹陷的多晶電阻器(CPR)，(d)選擇性注入的多晶電阻器(NPR);以及⑵MPR(掩模平面多晶電阻器+三柵極HKMG晶體管)。
[0035]關(guān)于上述類型⑴的方法，在實施例中，精密電阻器由具有連接到鎢接觸部的硅化物的多晶硅材料制造。這種集成方案的特征包括但不限于:(I)多晶硅包裹凹陷的淺溝槽隔離(STI)表面和提升的擴散鰭狀物結(jié)構(gòu)，以在給定面積下提供較大的有效長度/寬度。下層平面(非平面方案)上的薄且凹陷的多晶可以在HiK-金屬柵極CMOS工藝中所必須的多次拋光處理之后將多晶硅電阻器保存完整。(2)可以利用任何適合的硅化物工藝來集成所保存的多晶硅，以確保低接觸電阻。
[0036]在第一種制造方法中，圖2A-2K示出了根據(jù)本發(fā)明的實施例的表示在制造用于非平面半導(dǎo)體器件架構(gòu)的精密電阻器的方法中的各種操作的截面視圖。參考圖2A，隔離層202形成在圖案化的體襯底204上，并且被凹陷以留下暴露的多個鰭狀物206。然后多晶硅的第一層208和氮化硅硬掩模210與多個鰭狀物206共形形成，如圖2B中所描繪的。盡管未描繪，但是絕緣層可以首先形成在鰭狀物206上以將多晶硅層208與鰭狀物材料最終絕緣。參考圖2C，對多晶硅的第一層208和氮化硅硬掩埋210執(zhí)行例如光刻和蝕刻工藝的圖案化工藝，以提供電阻器結(jié)構(gòu)212。然后在電阻器結(jié)構(gòu)212上方形成多晶硅的第二層214。例如通過化學(xué)機械拋光工藝將多晶硅的第二層214平面化，并且在其上形成第二硬掩模層216，如圖2D中所描繪的。參考圖2E，對多晶硅的第二層214和第二硬掩模216執(zhí)行例如光刻和蝕刻工藝的圖案化工藝，以提供可以包括間隔件220的虛擬柵極結(jié)構(gòu)218。然后可以通過掩模222來掩蔽虛擬柵極結(jié)構(gòu)218，并且對電阻器結(jié)構(gòu)212執(zhí)行注入工藝224，如圖2F中所描繪的，例如，以提供電阻器結(jié)構(gòu)212所需的電阻特性。參考圖2G，去除掩模222，并且在虛擬柵極結(jié)構(gòu)218和電阻器結(jié)構(gòu)212之上形成層間電介質(zhì)層226(例如，氧化硅)。將層間電介質(zhì)層226平面化，以暴露虛擬柵極結(jié)構(gòu)218的多晶硅，但是使電阻器結(jié)構(gòu)212保持未暴露。然后去除虛擬柵極結(jié)構(gòu)218的多晶硅，但是保留電阻器結(jié)構(gòu)212，如圖2H中所描繪的。參考圖21，形成永久柵極電極228，例如，金屬柵極電極(可能具有高k柵極電介質(zhì)層)。形成附加層間電介質(zhì)材料250，并且然后形成接觸部開口 230以暴露永久柵極電極