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由多個電阻性鐵電存儲單元構(gòu)成的存儲裝置的制作方法

文檔序號:6828886閱讀:269來源:國知局
專利名稱:由多個電阻性鐵電存儲單元構(gòu)成的存儲裝置的制作方法
技術(shù)領(lǐng)域
本發(fā)明涉及由多個電阻性鐵電存儲單元構(gòu)成的存儲裝置,每個存儲單元均由一只選擇晶體管和一只存儲電容器構(gòu)成,后者的一個電極處于固定的單元極板電壓,而其另一電極與選擇晶體管的具有第一導電類型的第一區(qū)相連,其中在與第一導電類型相反的第二導電類型的半導體襯底內(nèi)或上提供選擇晶體管和存儲電容器。
其中單元極板電壓固定處于存儲裝置的半電源電壓(Vcc/2)的鐵電存儲裝置的特征為快速存儲器運行。當然在這種存儲裝置會出現(xiàn)儲存在存儲電容器內(nèi)的數(shù)據(jù)可能丟失的問題;因為只要選擇晶體管阻塞,則單元節(jié)點在存儲電容器上是浮置的,并且這些單元節(jié)點對半導體襯底形成寄生的pn結(jié),必然出現(xiàn)的漏電流經(jīng)這pn結(jié)引起單元節(jié)點電壓下降到地電位Vss。這時鐵電存儲電容器的另外的節(jié)點仍然處于固定的單元極板電壓Vcc/2。因此通過程序變化可能破壞鐵電存儲電容器的內(nèi)容。
為了避免這種數(shù)據(jù)丟失,如在DRAM情況類似,在其內(nèi)容破壞前進行存儲單元再生。這種再生是這樣實現(xiàn)的,即存儲裝置的位線被預(yù)充電到半電源電壓Vcc/2,并且單元節(jié)點通過激活字線同樣被充電到半電源電壓Vcc/2,使得在存儲電容器上下降到0伏。
這種再生是費錢的,并要求額外的操作,這是應(yīng)該盡可能避免的。
因此本發(fā)明的任務(wù)是創(chuàng)立一種由多個電阻性鐵電存儲單元構(gòu)成的存儲裝置,這些存儲單元是如此設(shè)計的,使得單元節(jié)點上的漏電流不再可以引起存儲單元的程序變化,使得可以舍棄存儲單元的再生。
在由本文開頭所述類型的多個電阻性鐵電存儲單元構(gòu)成的存儲裝置情況下,根據(jù)本發(fā)明,本任務(wù)通過以下方式解決,即存儲電容器的另一電極經(jīng)一電阻與一個加上單元極板電壓的導線連接。
這時電阻的特性是這樣的,使得其阻值顯著小于在選擇晶體管的第一區(qū)和半導體襯底之間pn結(jié)的反向電阻的電阻值,此外,使得讀和寫的過程只受該電阻極其微小影響。
因此保證在本發(fā)明的存儲裝置中讀寫過程幾乎不受電阻干擾,盡管如此寄生的pn結(jié)到半導體襯底的漏電流仍然通過該電阻補償,并且在鐵電存儲電容器的兩側(cè)施加相近的單元極板電壓。因此可以不再出現(xiàn)存儲電容器的違背本意的程序變化。
因此本發(fā)明的要點在于離開選擇晶體管第一區(qū)的電阻端與加單元極板電壓的導線相連。該導線以優(yōu)先的方式可以是在半導體本體表面區(qū)的第一導電類型的高摻雜區(qū)。
為了實現(xiàn)電阻有多種可能性。
所以例如通過在半導體本體內(nèi),在絕緣層,所謂的厚氧化物層下面,合適的摻雜在選擇晶體管的第一區(qū)和優(yōu)先由第一導電類型的高摻雜區(qū)形成的、加單元極板電壓的導線之間的區(qū)域內(nèi),提供電阻是適宜的。但是使用MOS晶體管作電阻也是可能的,在其柵極上這樣加參考電壓,以便經(jīng)MOS晶體管的溝道,調(diào)整例如在閾下電流區(qū)電阻具有所希望的特性。除了在MOS晶體管的柵極上加恒定的柵電壓外,在每次讀和寫過程之后以及在存儲裝置上加上或關(guān)斷供電電壓時,該柵電壓達到一值,使得在存儲單元內(nèi)存儲電容器的單個電極,所謂的電容節(jié)點,快速達到單元極板電壓。依靠這種措施,電容節(jié)點在每次運行后立刻達到單元極板電壓是有利的。這時可以選擇所有選擇晶體管,例如在接通和關(guān)斷存儲裝置時,或也可以用位線或字線解碼器經(jīng)加在MOS晶體管的柵極上的電壓只選擇屬于各自的字線和位線的選擇晶體管。
在本發(fā)明的存儲裝置中,通過寄生pn結(jié)到半導體襯底的漏電流,以及在接通和關(guān)斷存儲裝置時,意外的程序變化是不可能出現(xiàn)的。按照同一方式即使在關(guān)斷供電電壓時也可以出現(xiàn)意外的程序變化。此外,本發(fā)明的存儲裝置可以極簡單地構(gòu)成。尤其在存儲裝置中可以使用一只正常的字線解碼器。字線的電容也不增大。在優(yōu)先通過絕緣層下在半導體本體內(nèi)的摻雜層制成的電阻和加固定單元極板電壓的存儲電容器電極之間無需插塞,這意味著對制造工藝較少要求,和占據(jù)較少許空間,因為不必為插塞提供單獨的接觸孔。即,本發(fā)明的存儲裝置的存儲單元不需要大于標準的存儲單元的單元面積。
本發(fā)明依靠附圖詳細說明如下,即

圖1示出本發(fā)明存儲裝置中的存儲單元陣列的電路圖,圖2示出根據(jù)第一實施例的本發(fā)明存儲裝置的示意剖面圖,圖3示出對按照圖2的存儲裝置的示意俯視圖,
圖4示出根據(jù)第二實施例的本發(fā)明存儲裝置的示意剖面圖,圖5示出按照圖4的存儲裝置的示意俯視圖,圖6示出通過按照圖4的存儲裝置的改進的示意剖面圖,以及圖7示出圖6的存儲裝置的示意俯視圖。
圖1示出以折疊的位線結(jié)構(gòu)形式的存儲器單元區(qū),它具有用于由選擇晶體管T和鐵電存儲電容器Cferro的單晶體管-單電容器(1T1C)存儲單元的字線WL0,WL1,WL2和WL3和具有電容CB的位線BL0,bBL0,BL1和bBL1。
一固定的單元極板電壓加到存儲電容器Cferro的一個電極上,根據(jù)本發(fā)明該電壓分別經(jīng)由例如在半導體本體內(nèi)第一導電類型的高摻雜區(qū)構(gòu)成的電阻R和導線L形成。該高摻雜區(qū)尤其可以是n-導電的帶形區(qū)。
處于存儲電容器Cferro和加上單元極板電壓VPLATTE的導線L之間的電阻R必須具有如下性質(zhì),(a)該電阻R的阻值要顯著小于在選擇晶體管的第一區(qū)和半導體襯底之間的pn結(jié)的反向電阻的阻值,以及(b)讀、寫過程只受電阻R極其微小的影響。
如果電阻R遵守這些條件,則保證在單個存儲單元中的讀、寫過程幾乎保持不受電阻R干擾,并且寄生pn結(jié)對半導體襯底的漏電流可被渡過電阻R的電流所補償。因此近似地把單元極板電壓加到鐵電存儲電容器的兩側(cè),也就是電容節(jié)點上。這樣可以不再出現(xiàn)存儲電容器的違背本意的程序變化。
本發(fā)明的要點是與鐵電存儲電容器Cferro對置的電阻R的接頭用導線L保持在單元極板電壓VPLATTE,使得在接通和關(guān)斷選擇晶體管T時,在鐵電存儲電容器Cferro上差不多加同一電壓,因此可杜絕鐵電存儲器Cferro的程序變化。
有多種可能性實現(xiàn)電阻R,這些可能性應(yīng)依靠圖2到7詳細說明如下。原則上,可能性在于,電阻R通過在選擇晶體管旁絕緣層下合適的摻雜形成(對照圖2和3)或者使用一MOS晶體管作電阻,該MOS晶體管經(jīng)其柵電壓VR如此調(diào)整,使得經(jīng)這MOS晶體管的溝道調(diào)整電阻,使其具有所希望的特性(對照圖4到7)。
圖2示出未詳細標出的p導電半電體本體的表面區(qū)內(nèi)一個n-導電的漏區(qū)1和n-導電源區(qū)2,其中在漏區(qū)1和源區(qū)2之間的溝道區(qū)上提供一字線WL。該字線WL埋入例如由氧化硅和或氮化硅構(gòu)成的絕緣層內(nèi)。漏區(qū)1經(jīng)例如由多晶硅構(gòu)成的插塞3與鐵電存儲電容器的電極SN相連,其介質(zhì)dielectric使電極與加單元極板電壓VPLATTE的公共電極PL分離。單個電極PL彼此相連,如由圖2的虛線所表示的那樣。
源區(qū)2經(jīng)一插頭或插塞4與優(yōu)選由鋁構(gòu)成的位線AL-BL連接。該插塞4顯然與電極PL電分離。
電阻R通過在漏區(qū)1和高摻雜的、n+導電區(qū)5之間的絕緣層或厚氧化物FOX下合適摻雜形成,經(jīng)此區(qū)5單元極板電壓VPLATTE輸入到與漏區(qū)1對置的電阻R的接頭上。
對電阻R的合適摻雜濃度處于襯底摻雜的數(shù)量級。為了與襯底電阻比較提高電阻,則摻雜濃度處于其下,為了降低它,摻雜濃度處于襯底摻雜濃度之上。
圖4和5示出本發(fā)明的第二實施例,而在圖6和7表示該實施例的擴展。這時在圖4到7與圖2和3相同的符號用于彼此相當?shù)牟考?br> 在圖4和5的實施例中,電阻R通過一只MOS晶體管6實現(xiàn),在其柵電極7上加柵電壓VR,這柵電壓是這樣調(diào)節(jié)的,使得經(jīng)MOS電阻6的溝道調(diào)節(jié)電阻R使其具有所希望的特性。
圖6和7示出圖4和5實施例的擴展。這里電阻R也是通過施加合適柵電壓VR的MOS晶體管6實現(xiàn)的,而單元極板電壓VPLATTE經(jīng)n-導電的、高摻雜區(qū)5加上。這里與圖4和5的方案的區(qū)別在于應(yīng)用所謂的“主動布局”(agressives Layout),這種“主動布局”準許存儲裝置具有特別緊密的結(jié)構(gòu),并且為此無需額外的工藝步驟。
權(quán)利要求
1.由多個電阻性鐵電存儲單元構(gòu)成的存儲裝置,該存儲單元由各一只選擇晶體管(T)和一只存儲電容器(Cferro)構(gòu)成,電容器的一電極(PL)加一固定的單元極板電壓,而其另一電極(SN)與選擇晶體管具有第一導電類型的第一區(qū)(1)連接,其中在與第一導電類型相反的第二導電類型的半導體本體內(nèi)或上提供選擇晶體管(T)和存儲電容器(Cferro),其特征為存儲電容器(Cferro)另一電極(SN)經(jīng)一電阻(R)與加單元極板電壓(VPLATTE)的導線(5)連接。
2.根據(jù)權(quán)利要求1所述的存儲裝置,其特征為導線(5)通過第一導電類型的高摻雜區(qū)形成。
3.根據(jù)權(quán)利要求1或2所述的存儲裝置,其特征為電阻(R)通過在半導體本體內(nèi)的絕緣層(FOX)下的摻雜層實現(xiàn)。
4.根據(jù)權(quán)利要求1或2所述的存儲裝置,其特征為電阻通過MOS晶體管(6)實現(xiàn),其柵極(7)加可調(diào)節(jié)的參考電壓(VR)。
5.根據(jù)權(quán)利要求1到4之一所述的存儲裝置,其特征為電阻(R)的電阻值顯著小于在選擇晶體管(T)的第一區(qū)(1)和半導體襯底之間pn結(jié)的反向電阻的電阻值。
6.根據(jù)權(quán)利要求1到5之一所述的存儲裝置,其特征為電阻(R)的電阻值是這樣調(diào)節(jié)的,使得從或到存儲裝置的讀和寫的過程實際上不受電阻(R)的影響。
7.根據(jù)權(quán)利要求4所述的存儲裝置,其特征為通過MOS晶體管(6)形成的電阻的電阻值可通過改變參考電壓(VR)調(diào)節(jié)。
全文摘要
本發(fā)明涉及由多個電阻性鐵電存儲器單元構(gòu)成的存儲裝置,各存儲單元均由一只選擇晶體管(T)和一只存儲電容器(Cferro)構(gòu)成,電容器的一個電極(PL)處于固定的單元極板電壓(VPLATTE),而另一電極(SN)與選擇晶體管(T)的具有第一導電類型的第一區(qū)(1)連接,其中在與第一導電類型相反的第二導電類型的半導體襯底內(nèi)或上,提供選擇晶體管(T)和存儲電容器(Cferro)。在該存儲裝置,存儲電容器(Cferro)的另一電極(SN)經(jīng)一電阻(R)與加有單元極板電壓(VPLATTE)的導線(5)連接。
文檔編號H01L21/8242GK1311892SQ99809098
公開日2001年9月5日 申請日期1999年3月25日 優(yōu)先權(quán)日1998年7月22日
發(fā)明者O·科瓦里克, K·霍夫曼 申請人:因芬尼昂技術(shù)股份公司
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