專利名稱：具有耐高電壓?jiǎn)卧碾娮悠骷闹谱鞣椒?br> 技術(shù)領(lǐng)域：
本發(fā)明涉及具有耐高電壓?jiǎn)卧碾娮悠骷?
背景技術(shù)：
新型電子器件通常包括數(shù)個(gè)電壓域，各個(gè)電壓域具有不同的電 源電壓電平。然而，這些不同的電壓域需要彼此通信。某些電路需要
工作在1.8V或更低電源電平。于是，需要能夠?yàn)閮蓚€(gè)不同的電壓域 提供接口服務(wù)的電路，該電路需要耐高電壓并且也能夠在較低的電源 電壓下工作。
通常，將其柵極連接至電源電壓VDD的本地傳送柵極(native pass gate)將輸入電壓限制為電源電壓VDD，并將輸入擺幅最高不 超過(guò)VDD的輸入信號(hào)傳送至接收器。例如，本地NMOS晶體管的閾 值電壓(0-0.2V)明顯小于普通NMOS晶體管(0.6V)。由于體效 應(yīng)，其閾值也可以更大，即本地晶體管為0.4V，普通晶體管為0.9V。 換句話說(shuō)，本地器件能夠傳送從VDD(VDD-Vth)至U VSS的電壓。不 過(guò)應(yīng)當(dāng)注意，并非半導(dǎo)體行業(yè)中的所有處理技術(shù)都可利用本地器件。 還應(yīng)注意，本地器件會(huì)為器件成本添加顯著的附加成本。
US6768339B2描述了具有開關(guān)CMOS傳送柵極的耐5V輸入方 案。不過(guò)，這種實(shí)現(xiàn)方式復(fù)雜且需要很大面積，并且所需要的額外控 制信號(hào)也會(huì)引入附加成本。在某些條件下會(huì)出現(xiàn)從VDD到VSS的靜 電流，從而在VDD和VSS之間形成短路，因此功率效率不足。
US6771113B1公開了基于源極跟隨器構(gòu)造的耐5V安全輸入電 路來(lái)提供耐髙電壓電路。但是，由于源極跟隨器和電阻的構(gòu)造，該電 路中會(huì)出現(xiàn)固定的靜電流，于是該電路功率效率不足
發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供具有耐高電壓?jiǎn)卧瑫r(shí)能夠在較低電 源電壓電平下工作的改進(jìn)的電子器件。
上述目的通過(guò)根據(jù)獨(dú)立權(quán)利要求所述的電子器件實(shí)現(xiàn)。 因此，提供了包含耐高電壓電路的電子器件。耐高電壓電路包 括用于接收輸入信號(hào)的輸入端、第一節(jié)點(diǎn)和第二節(jié)點(diǎn)，其中第二節(jié)點(diǎn) 連接至接收器的輸入。所述耐高電壓電路還包括并聯(lián)連接在輸入端和
第二節(jié)點(diǎn)之間的第一NMOS晶體管和第一PMOS晶體管。另外，第 二 PMOS晶體管連接在輸入端和節(jié)點(diǎn)A之間，第二 NMOS晶體管的 一個(gè)端子連接至第一節(jié)點(diǎn)。第一NMOS晶體管的柵極連接至電源電 壓。第一PMOS晶體管的柵極連接至第一節(jié)點(diǎn)。第二NMOS晶體管 的柵極和第二 PMOS晶體管的柵極連接至電源電壓。
根據(jù)本發(fā)明的一個(gè)方面，第一和第二NMOS晶體管的襯底連接 至VSS。第一和第二PMOS晶體管的襯底連接至輸入端。
根據(jù)本發(fā)明的另一方面，第三NMOS晶體管連接至電源電壓和 第二節(jié)點(diǎn)。第三NMOS晶體管的柵極連接至輸入端。第二NMOS晶 體管的第二端連接至第二節(jié)點(diǎn)。
根據(jù)本發(fā)明的再一個(gè)方面，第三NMOS晶體管連接在電源電壓 和第二節(jié)點(diǎn)之間。第三NMOS晶體管的柵極連接至輸入端。根據(jù)本 發(fā)明的又一方面，第二 NMOS晶體管的第二端連接至接收器的輸出。
本發(fā)明涉及如下概念，即提供能夠耐高電壓、可以提供低電壓 接口電路的高電壓保護(hù)電路，其可以在不同的電壓電平下工作并沒(méi)有
明顯的漏電流，禾n/或以不具有本地器件的處理技術(shù)實(shí)現(xiàn)以降低制造
成本。由于不存在靜電流，根據(jù)本發(fā)明的電子器件的功率效率更高、 更易于實(shí)現(xiàn)并且更節(jié)省面積。


現(xiàn)參照附圖更詳細(xì)地說(shuō)明本發(fā)明的實(shí)施例的優(yōu)點(diǎn)。 圖1示出了根據(jù)第一實(shí)施例的耐壓輸入電路的電路圖； 圖2示出了不同電源電壓電平在A、 B節(jié)點(diǎn)處的電壓圖； 圖3示出了不同電源電壓在節(jié)點(diǎn)A處的電壓5圖4示出了輸入信號(hào)的暫態(tài)分析的視圖； 圖5示出了暫態(tài)分析的視圖6示出了根據(jù)第二實(shí)施例的耐高電壓輸入單元的電路圖； 圖7示出了根據(jù)第二實(shí)施例不同電源電壓在圖6所示的節(jié)點(diǎn)B 處的信號(hào)圖8示出了根據(jù)圖6的耐高電壓輸入單元的輸入信號(hào)的暫態(tài)分 析的視圖9示出了根據(jù)第三實(shí)施例的耐高電壓輸入單元的電路圖； 圖IO示出了根據(jù)第四實(shí)施例的電子器件的框圖。
具體實(shí)施例方式
圖1示出了根據(jù)第一實(shí)施例的耐高電壓輸入單元的電路圖。該 耐高電壓輸入單元接收輸入電壓Vw，包括第一和第二 NMOS晶體管 Nl、 N2以及第一和第二 PMOS晶體管Pl、 P2。該單元連接至接收 器R。第一 NMOS晶體管Nl構(gòu)成連接在輸入V^和節(jié)點(diǎn)B之間的簡(jiǎn) 單傳送晶體管，節(jié)點(diǎn)B對(duì)應(yīng)于接收器R的輸入。NMOS晶體管Nl 的柵極連接至VDDE。第一 PMOS晶體管Pl與第一 NMOS晶體管 Nl并聯(lián)連接，P1的柵極連接至節(jié)點(diǎn)A。第二NMOS晶體管N2連接 在節(jié)點(diǎn)A和節(jié)點(diǎn)B之間，其中N2的柵極連接至電源電壓VDDE。第 二 PMOS晶體管P2連接在輸入V^和節(jié)點(diǎn)A之間，其中P2的柵極 連接至VDDE。 NMOS晶體管Nl、 N2的襯底連接至VSS， PMOS 晶體管P1、 P2的襯底連接至Vw (即輸入信號(hào))。
例如，如果輸入信號(hào)Vw具有從0V到VDDE-VTN(VTN為NMOS 晶體管的閾值電壓)的范圍，則傳送晶體管N1導(dǎo)通，并將輸入信號(hào) V^無(wú)衰減地傳送至節(jié)點(diǎn)B。第二 PMOS晶體管P2保持關(guān)斷，第二 NMOS晶體管N2導(dǎo)通并連接節(jié)點(diǎn)A和節(jié)點(diǎn)B。于是第一 PMOS晶 體管P1的源極、漏極和柵極處在相同電位。
如果輸入信號(hào)VIN具有范圍在VDDE-VTN到VDDE+VTP ( VTP對(duì) 應(yīng)于PMOS晶體管的閾值電壓)內(nèi)的輸入信號(hào)，則第一傳送晶體管 Pl關(guān)斷，第二PMOS晶體管P2仍關(guān)斷，節(jié)點(diǎn)B保持在VDDE-VTH。但是，只要節(jié)點(diǎn)A處的電壓到達(dá)VDDE-VTN，第二 NMOS晶體管N2 就關(guān)斷，并且使節(jié)點(diǎn)A處的電壓保持在VDDE-VTN。如果NMOS晶 體管出現(xiàn)體效應(yīng)而PMOS晶體管未出現(xiàn)體效應(yīng)，則閾值電壓Vtn高 于閾值電壓VTP。如果瑜入信號(hào)小于(VDDE+Vtp)-Vtn，則第一 PMOS 晶體管P1保持關(guān)斷。如果輸入信號(hào)V^高于(VDDE+Vtp)-Vto，則第 一PMOS晶體管Pl導(dǎo)通。這樣，輸入信號(hào)Vw將無(wú)衰減地傳送至節(jié) 點(diǎn)B，輸入信號(hào)傳送至接收器(R)的輸入(節(jié)點(diǎn)B)。換句話說(shuō)， 即使在低電源電壓條件下，輸入信號(hào)也可以安全地切換至接收器的輸 入節(jié)點(diǎn)(節(jié)點(diǎn)B)。
如果輸入信號(hào)V^具有大于VDDE+Vtp的信號(hào)范國(guó)，則第一和 第二NMOS晶體管Nl、N2將保持關(guān)斷而第二PMOS晶體管P2將導(dǎo) 通，于是節(jié)點(diǎn)A處的電壓升至輸入信號(hào)Vw的電壓電平。只要節(jié)點(diǎn)A 處的電壓到達(dá)輸入信號(hào)VIN，第一 PMOS晶體管Pl就關(guān)斷，使得輸 入信號(hào)Vw的電壓電平的進(jìn)一步升高不會(huì)傳送至接收器的輸入(節(jié)點(diǎn) B)。于是，節(jié)點(diǎn)B處的電壓將保持VDDE+VTP，使接收器電路免受 高輸入電壓的損害。
圖2示出了不同電源電壓在A、 B節(jié)點(diǎn)處的信號(hào)圖。特別描述 了針對(duì)不同電源電壓(1.2V、 1.8V、 2.5V禾卩3.3V)的結(jié)果。示出了 針對(duì)1.2V至3.6V范圍(通常對(duì)應(yīng)于CMOS技術(shù)的電路)的輸入信 號(hào)V^。在圖2中，描述了具有0V至VDDE的輸入信號(hào)范圍的DC 電壓分析。節(jié)點(diǎn)B處的電壓對(duì)應(yīng)于輸入信號(hào)，節(jié)點(diǎn)A處的電壓對(duì)應(yīng) 于VDDE-VTN范圍內(nèi)的輸入信號(hào)并且一旦到達(dá)就保持此值。輸入信 號(hào)Vw被傳送至接收器電路，即耐高電壓輸入單元能夠工作在較低的 電源電壓。
圖3示出了針對(duì)范圍在0V至5V范圍的輸入信號(hào)的圖1所示電 路的電壓圖。這里節(jié)點(diǎn)A處的電壓對(duì)應(yīng)于其值低于VDDE+Vtn和高 于VDDE + Vtp的瑜入信號(hào)。如果輸入信號(hào)Vw保持在VDDE-Vtn到 VDDE+Vtp的范國(guó)內(nèi)，則節(jié)點(diǎn)A處的電壓保持在電平VDDE-VTN。
圖4示出了根據(jù)第一實(shí)施例對(duì)圖1電路進(jìn)行暫態(tài)分析的視圖。 這里針對(duì)數(shù)個(gè)電源電壓VDDE (1.2V、 1.8V、 2.5V和3.3V)描述了節(jié)點(diǎn)A和B處的電壓。節(jié)點(diǎn)A處的電壓升至最大電平VDDE-VTN， 節(jié)點(diǎn)B (接收器的輸入)處的電壓到達(dá)所需的輸入信號(hào)電平。
圖5示出了根據(jù)第一實(shí)施例對(duì)圖1電路的輸入信號(hào)進(jìn)行暫態(tài)分 析的視圖。這里示出了針對(duì)0V至5V范圍內(nèi)的輸入信號(hào)的暫態(tài)分析。 節(jié)點(diǎn)B處的電壓電平升至VDDE+Vtp僮。如果電源電壓范圍等于器 件限制電壓，則耐高電壓輸入單元的這一動(dòng)作將導(dǎo)致接收器的過(guò)壓。
圖6示出了根據(jù)第二實(shí)施例的耐高電壓?jiǎn)卧碾娐穲D。耐高電 壓輸入單元接收輸入信號(hào)V^并包括對(duì)應(yīng)于接收器R的輸入的節(jié)點(diǎn) B。根據(jù)圖6的耐高電壓輸入單元基本對(duì)應(yīng)于根據(jù)圖1的耐高電壓輸 入單元，不過(guò)另外包括連接在電源電壓VDDE和節(jié)點(diǎn)B之間的第三 NMOS晶體管N3， N3的柵極連接至輸入信號(hào)VIN。由于提供了額外 的第三NMOS晶體管N3，可以將器件的過(guò)壓減小至器件限制電壓電 平。因此，第三NMOS晶體管N3用作鉗位晶體管。
如果輸入信號(hào)Vw處在0V至VDDE的范圍內(nèi)，則第三NMOS 晶體管N3關(guān)斷，從而不影響正常操作。但是如果輸入信號(hào)V^超過(guò) VDDE+VTN，則第三NMOS晶體管N3將把節(jié)點(diǎn)B處的信號(hào)限制在 電源電壓VDDE的電平。于是可以應(yīng)對(duì)較高電源電壓的過(guò)壓?jiǎn)栴}。 因此，輸入信號(hào)VIN (OV至VDDE)對(duì)應(yīng)于節(jié)點(diǎn)A處的電壓。另外， 第一 PMOS晶體管Pl和第一 NMOS晶體管Nl會(huì)關(guān)斷以使得電路中 沒(méi)有靜電流。
圖7示出了當(dāng)輸入信號(hào)處在0至5V范圍內(nèi)時(shí)針對(duì)不同電源電壓 電平的節(jié)點(diǎn)B處的信號(hào)視圖。從圖7中可以看到，節(jié)點(diǎn)B處的電壓 升至VDD+VTN的值。此后，節(jié)點(diǎn)B處的信號(hào)被限制為電源電壓VDD。
圖8示出了根據(jù)第二實(shí)施例的圖10所示電路的暫態(tài)分析的視 圖。這里，針對(duì)從0V擺動(dòng)至5V的輸入信號(hào)示出了節(jié)點(diǎn)B處的電壓。 節(jié)點(diǎn)B處的電壓將升至VDDE+VTN，并將被限制在電壓VDDE。
于是，根據(jù)圖6的電路允許寬范圍輸入信號(hào)的操作，并且可以 提供不帶靜電流的耐高電壓?jiǎn)卧?br> 圖9示出了根據(jù)第三實(shí)施例的耐高電壓?jiǎn)卧碾娐穲D。根據(jù)圖9 的耐高電壓輸入單元基本對(duì)應(yīng)于根據(jù)圖6的耐高電壓輸入單元，其中
8第二 NMOS晶體管N2沒(méi)有連接至節(jié)點(diǎn)B而是連接至接收器R的輸
出。這將導(dǎo)致輸出信號(hào)VcHjT與節(jié)點(diǎn)B處的電壓具有相同極性的狀態(tài)。
根據(jù)第一到第三實(shí)施例的耐高電壓輸入單元可以用于任何需要允許低電壓操作的耐高電壓?jiǎn)卧碾娮悠骷?。因此，根?jù)第一到第三實(shí)施例的耐高電壓輸入單元可以用于10電路的輸入緩沖。此外，根據(jù)第一到第三實(shí)施例的耐高電壓?jiǎn)卧€可以用在需要對(duì)不同電壓具有相互操作性的電路中。另外，根據(jù)第一到第三實(shí)施例的耐高電壓?jiǎn)卧€可以用在兩個(gè)電壓域之間的橋接電路中。
圖IO示出了根據(jù)第四實(shí)施例的電子器件的框圖。該電子器件包括工作在3.3V的器件以及工作在5V的器件。這里，示出了能夠連接至I2C總線系統(tǒng)中的不同電壓部分的雙向電平移位器。特別的，可以在橋接電路中使用根據(jù)第一到第三實(shí)施例的耐高電壓輸入單元。應(yīng)用低電壓處理技術(shù)的晶體管TR1、TR2可以被根據(jù)第一到第三實(shí)施例的耐高電壓輸入單元替代。參考US5689196來(lái)了解雙向電平移位器的更多細(xì)節(jié)，所述文獻(xiàn)通過(guò)引用并入本文。
根據(jù)本發(fā)明，帶有簡(jiǎn)單NMOS傳送晶體管的電路能夠?qū)?V至VDDE-VTH范圍內(nèi)的輸入信號(hào)傳送至接收器的輸入。這里會(huì)出現(xiàn)兩個(gè)問(wèn)題，即如果輸入信號(hào)較高，則接收器中的PMOS晶體管不能完全關(guān)斷從而導(dǎo)致靜電流泄漏。另外，如果電壓VDDE較小，則輸入到接收器的信號(hào)VDDE-VTH可能不足以切換接收器的狀態(tài)?？梢酝ㄟ^(guò)在接收器的輸入信號(hào)到達(dá)VDDE時(shí)進(jìn)行處理來(lái)應(yīng)對(duì)這兩個(gè)問(wèn)題?？梢酝ㄟ^(guò)這樣的電路來(lái)實(shí)現(xiàn)，該電路在輸入小于或等于VDDE時(shí)使得電路的輸出與輸入一致。而如果輸入信號(hào)大于VDDE，則該電路的輸出等于VDDE。根據(jù)第一到第三實(shí)施例來(lái)實(shí)現(xiàn)此目的。
應(yīng)當(dāng)注意，上述實(shí)施例是對(duì)本發(fā)明的例示而非限定。本領(lǐng)域的技術(shù)人員將能夠在不偏離權(quán)利要求所限定范圍的前提下設(shè)計(jì)多種替代實(shí)施例。權(quán)利要求中任何置于括號(hào)內(nèi)的參考標(biāo)號(hào)都不應(yīng)理解為對(duì)權(quán)利要求的限制。"包括"一詞并不排除其它未列入權(quán)利要求的元件或步驟的存在。元件之前的"一個(gè)"并不排除多個(gè)元件的存在。在列舉了數(shù)個(gè)裝置的產(chǎn)品權(quán)利要求中，這些裝置中的數(shù)種可以由同一硬件實(shí)現(xiàn)。在不同的從屬權(quán)利要求中引述某些手段并不表示不可以使用這些手段的組合來(lái)獲得優(yōu)點(diǎn)。
此外，權(quán)利要求中的任何參考標(biāo)號(hào)都不應(yīng)理解為對(duì)權(quán)利要求范圍構(gòu)成限定。
權(quán)利要求
1.一種電子器件，包括耐高電壓電路，其具有輸入端，用于接收輸入信號(hào)(VIN)，第一節(jié)點(diǎn)(A)和第二節(jié)點(diǎn)(B)，其中第二節(jié)點(diǎn)(B)連接至接收器(R)的輸入，第一NMOS晶體管(N1)和第一PMOS晶體管(P1)，二者并聯(lián)連接在輸入端和第二節(jié)點(diǎn)(B)之間，第PMOS晶體管(P2)，連接在輸入端和第一節(jié)點(diǎn)(A)之間，以及第二NMOS晶體管(N2)，其一個(gè)端子連接至第一節(jié)點(diǎn)(A)，其中第一NMOS晶體管(N1)的柵極連接至電源電壓(VDDE)，其中第一PMOS晶體管(P1)的柵極連接至第一節(jié)點(diǎn)(A)，其中第 NMOS晶體管(N2)的柵極和第PMOS晶體管(P2)的柵極連接至電源電壓VDDE。
2. 根據(jù)權(quán)利要求1的電子器件，其中第一NMOS晶體管和第二 NMOS晶體管(Nl， N2)的襯底連接至VSS，并且第一 PMOS晶體 管和第二PMOS晶體管(Pl， P2)的襯底連接至輸入端。
3. 根據(jù)權(quán)利要求1或2的電子器件，還包括 第三NMOS晶體管(N3)，其連接在電源電壓(VDDE)和第二節(jié)點(diǎn)(B)之間，其中第三NMOS晶體管(N3)的柵極連接至輸入端， 其中第二NMOS晶體管(N2)的第二端連接至第二節(jié)點(diǎn)(B)。
4. 根據(jù)權(quán)利要求1或2的電子器件，還包括第三NMOS晶體管(N3)，其連接在電源電壓(VDDE)和第二節(jié)點(diǎn)(B)之間，其中第三NMOS晶體管(N3)的柵極連接至輸 入端。
5.根據(jù)權(quán)利要求4的電子器件，其中第二NMOS晶體管(N2) 的第二端連接至接收器(R)的輸出。
全文摘要
提供了具有耐高電壓電路的電子器件。耐高電壓電路包括用于接收輸入信號(hào)(V_IN)的輸入端、第一節(jié)點(diǎn)(A)和第二節(jié)點(diǎn)(B)，其中第二節(jié)點(diǎn)(B)連接至接收器(R)的輸入。所述耐高電壓電路還包括并聯(lián)連接在輸入端和第二節(jié)點(diǎn)(B)之間的第一NMOS晶體管(N1)和第一PMOS晶體管(P1)。另外，第二PMOS晶體管(P2)連接在輸入端和節(jié)點(diǎn)A之間，第二NMOS晶體管的一個(gè)端子連接至第一節(jié)點(diǎn)。第一NMOS晶體管(N1)的柵極連接至電源電壓(VDDE)。第一PMOS晶體管(P1)的柵極連接至第一節(jié)點(diǎn)(A)。第二NMOS晶體管(N2)的柵極和第二PMOS晶體管(P2)的柵極連接至電源電壓(VDDE)。
文檔編號(hào)H03K19/0185GK101641865SQ200880009746
公開日2010年2月3日 申請(qǐng)日期2008年3月26日 優(yōu)先權(quán)日2007年3月28日
發(fā)明者達(dá)爾馬雷·M·奈道爾奇 申請(qǐng)人:Nxp股份有限公司