專利名稱：結(jié)合薄膜和體Si晶體管的合并邏輯和存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及在一個半導(dǎo)體集成電路(IC)芯片上設(shè)計和制造合并邏輯電路和存儲器陣列，具體涉及“芯片上系統(tǒng)”電路及其制造方法，其中邏輯電路利用兩種半導(dǎo)體層，薄膜層和體硅(Si)層，以及存儲器陣列由靜態(tài)隨機存取存儲器(SRAM)構(gòu)成。
邏輯電路和存儲陣列密度的增大使得電路運行速度更快，集成電路(IC)更小，因此降低了每個IC的成本。目前，邏輯和存儲功能是制造作在分立的IC上，整個系統(tǒng)的速度受到邏輯和存儲器間通信帶寬的限制。約500MHz的性能極限是由通信帶寬造成的，是邏輯和存儲器通信距離較長(毫米)的直接結(jié)果。
另外，通過在Si晶片層設(shè)置四個n型金屬氧化物半導(dǎo)體(NMOS)晶體管，在Si晶片層之上的薄膜(TF)多晶Si(p-Si)層設(shè)置兩個p型金屬氧化物半導(dǎo)體(PMOS)負(fù)載晶體管，目前16兆位(Mb)和64兆位(Mb)以及更高集成度的靜態(tài)隨機存取存儲器(SRAM)陣列的密度增大。例如，見A.K.Sharma,Semiconductor Memories,IEEE Press,New York(1997)和Y.Takao,H.Shimada,N.Suzuki,Y.Matsukawa和N.Sasaki,IEEE Transactions on Electron Devices 39(1992),P2147。SRAM單元需要更小的Si晶片面積。這是一個三維(3D)集成以獲得更高密度并因此得到更大集成SRAM陣列的例子。在3D SRAM的例子中，其它優(yōu)點是增大抗噪聲干擾能力和降低備用電流，如Sharma,supra所述的那樣。
實現(xiàn)突破500MHz性能極限的方法是將邏輯電路和存儲陣列集成在一個IC上。這些IC被稱為“合并邏輯和存儲器”，或“芯片上系統(tǒng)”結(jié)構(gòu)。芯片上系統(tǒng)可以增強性能。目前，兩類不同的工藝技術(shù)分別用于制造不同的邏輯和存儲芯片。
需要的是增大密度比并增強性能的解決方法，及制造邏輯和存儲電路的單一工藝技術(shù)。
因此，本發(fā)明的目的是提供一種設(shè)計和制造“芯片上系統(tǒng)”IC的簡潔且經(jīng)濟的方法。
本發(fā)明再一目的是提供一種用于邏輯和存儲電路的單一的工藝技術(shù)及3D集成方法。
根據(jù)本發(fā)明，提供一種合并邏輯和存儲器IC，其中邏輯電路制造在兩個半導(dǎo)體層上，薄膜(TF)層和體Si層。該邏輯電路為三維形式的差分級聯(lián)電壓開關(guān)(DVCS)邏輯，其中PMOS晶體管在位于NMOS晶體管之上的薄膜Si層中制作，而NMOS晶體管制作在體Si晶片層中。例如，L.G.Heller,W.R.Griffin,J.W.Davis和N.G.Thoma在DigestTech.Papers,ISSCC 1984,pp.16-17中，及Fang-shi Lai和Wei Hwang在IEEEJournal of Solid-State Circuits,32(1997)P.563中描述了這種邏輯電路。本發(fā)明的存儲陣列由靜態(tài)隨機存儲器(SRAM)構(gòu)成，其中SRAM單元包括制造作在前述位于四個NMOS驅(qū)動器晶體管之上的薄膜Si層的兩個PMOS負(fù)載晶體管，而所說的NMOS晶體管位于前述的體Si晶片層中。
從以下結(jié)合附圖對本發(fā)明優(yōu)選實施例的詳細(xì)說明中，可以更好地理解本發(fā)明的上述和其它目的、方案及優(yōu)點，其中

圖1A和1B分別是展示現(xiàn)有技術(shù)的平面SRAM單元的原理圖和平面圖；圖2A和2B分別是展示現(xiàn)有技術(shù)的三維SRAM單元的原理圖和剖面圖；圖3A和3B分別是展示現(xiàn)有技術(shù)的常規(guī)DCVS邏輯單元的原理圖和平面圖；圖4是展示本發(fā)明三維結(jié)構(gòu)的互補金屬氧化物半導(dǎo)體(CMOS)晶體管對的剖面圖；圖5A和5B分別是展示三維DCVS邏輯AND/NAND門的原理圖和剖面圖；圖6A和6B分別是展示制作成具有3D DCVSPG(旁路門)邏輯的邏輯AND/NAND門的特殊情況的原理圖和剖面圖；圖7A是展示制作成具有3D DCVS邏輯的N樹邏輯的一般情況的框圖和原理圖；圖7B是展示制作成具有DCVS邏輯的靜態(tài)CMOS加法電路的常規(guī)(2D)情況的原理圖；圖7C是展示利用兩個PMOS薄膜晶體管(TFT)和十個NMOS晶體Si晶體管的DCVS加法電路的三維(3D)情況的原理圖7D是展示利用兩個PMOSTFT和八個NMOS晶體Si晶體管的DCVSPG加法電路的三維(3D)情況的原理圖；圖8A-8D分別是展示用于3D SRAM和3D DCVS邏輯電路的薄膜晶體管(TFT)層的工藝順序的剖面圖。
現(xiàn)參見附圖，具體說是圖1A和1B，它們示出了現(xiàn)有技術(shù)平面靜態(tài)隨機存取存儲器(SRAM)陣列的實例。圖1A是展示標(biāo)準(zhǔn)六晶體管CMOSSRAM單元的電路原理圖。NMOS晶體管Q1和Q2是存取器件，NMOS晶體管Q3和Q4是驅(qū)動器晶體管，兩個PMOS晶體管Q5和Q6是負(fù)載晶體管。
圖1B展示了標(biāo)準(zhǔn)SRAM單元的布線平面圖。Q1和Q2NMOS晶體管是由有源n型硅1與多晶硅層3和4的交疊區(qū)構(gòu)成的。Q1和Q2的源接觸10通過金屬層6與Vss或地接觸。同樣地，Q3和Q4是由有源硅31與多晶層5的交疊區(qū)構(gòu)成的，多晶層5構(gòu)成字線(WL)。Q3和Q4的漏接觸20分別接到位線Bit和Bit。PMOS晶體管Q5和Q6接到金屬層7到Vdd。Q5和Q6的漏接觸40和42接到圖1A中的實心點所示的節(jié)點。
圖2A和2B展示了利用薄膜Si PMOS負(fù)載晶體管按三維(3D)方式制造的現(xiàn)有技術(shù)SRAM單元。圖2A的電路基本上與圖1A的相同。
2B展示了現(xiàn)有技術(shù)的三維(3D)SRAM單元的結(jié)構(gòu)、用于提高存儲陣列密度的制造方法。三維SRAM單元將PMOS晶體管Q5和Q6放置在薄膜晶體管(TFT)層，該層最好是通過準(zhǔn)分子激光退火法形成的多晶Si(p-Si)。晶體管Q1-Q4制作在晶體Si晶片襯底上。更具體說，如圖2B所示，Q1和Q2 NMOS晶體管是由有源N型硅21和23與第一多晶硅層16和15的交疊區(qū)分別構(gòu)成的。同樣，Q3和Q4是由有源硅11和12與第一多晶硅層17的交疊區(qū)構(gòu)成的，其中第一多晶硅層17構(gòu)成字線(WL)。Q3和Q4的漏接觸18接到在鋁(A1)金屬層構(gòu)成的位線(BL和BL)。第二多晶硅層28構(gòu)成PMOS TFT Q5和Q6(底柵TFT結(jié)構(gòu))的柵。第三多晶硅層13和14構(gòu)成TFT Q5和Q6的有源層，還構(gòu)成Vdd線。第二多晶硅層28與第三多晶硅13和14的交疊區(qū)分別構(gòu)成TFTQ5和Q6。
差分級聯(lián)電壓開關(guān)(DCVS)邏輯是一種雙軌CMOS電路技術(shù)，與常規(guī)單軌NAND/NOR隨機邏輯相比，在布線面積、電路延遲、功耗和邏輯靈活性等方面具有潛在的優(yōu)勢。DCVS由疊置的NMOS差分對構(gòu)成，所說的差分對連接到用于上拉的一對交叉耦合的PMOS負(fù)載。在靜態(tài)模式下不引出直流。因此，常規(guī)CMOS邏輯中需要幾個門的復(fù)布爾邏輯功能可以由DCVS的單級門實現(xiàn)。
圖3A和3B展示了與本發(fā)明有關(guān)的現(xiàn)有技術(shù)的單差分級聯(lián)電壓開關(guān)(DCVS)邏輯。圖3A是常規(guī)DCVS AND/NAND門的原理電路圖，圖3B是布線平面圖。這種情況下，所有的六個晶體管都制作在單一的Si晶片襯底層。有四個驅(qū)動器晶體管Q1-Q4，它們是NMOS器件，它們構(gòu)成了N溝道邏輯求值(真值和補值)樹。電路負(fù)載由兩個交叉耦合的PMOS負(fù)載晶體管Q5和Q6構(gòu)成，這兩個晶體管對于本發(fā)明來說已足夠，因為這些器件占居Si晶片的很大面積，所以妨礙了常規(guī)DCVS邏輯取得很大的面積密度。
圖3A中，NMOS邏輯樹的左邊一枝由兩個串聯(lián)的NMOS晶體管Q2和Q1及接地的接點構(gòu)成，形成一個下拉網(wǎng)絡(luò)。Q2和Q1用作開關(guān)，它們分別由它們的柵信號A和B控制。NMOS邏輯樹的右邊一枝由兩個并聯(lián)的NMOS晶體管Q3和Q4構(gòu)成。兩個晶體管連接到地，構(gòu)成另一下拉網(wǎng)絡(luò)。Q3和Q4分別由它們的柵信號互補輸入A和B控制。上拉網(wǎng)絡(luò)由兩個交叉耦合的PMOS晶體管Q5和Q6構(gòu)成。在輸入信號A和B從低變到高時，晶體管Q1和Q2導(dǎo)通。節(jié)點Y對地放電。節(jié)點Y在互補輸入信號A和B從高變到低的過渡期間為浮置的。
NMOS晶體管Q3和Q4都截止。節(jié)點Y的地電平使得交叉耦合的PMOS負(fù)載晶體管Q6導(dǎo)通。輸出節(jié)點Y被充電到高電平。于是實現(xiàn)了雙AND/NAND邏輯功能。
圖3B是單個DCVS AND/NAND門的布線平面圖。Q1和Q2 NMOS晶體管由有源N硅31與多晶硅層36和37的交疊區(qū)構(gòu)成。由此源和漏擴散自對準(zhǔn)于柵A和B。Q1的源接觸通過金屬層41接到Vss或地。Q2的漏接觸43接到節(jié)點①或Y。同樣，Q3和Q4 NMOS晶體管由有源硅31與多晶硅層38和39的交疊區(qū)構(gòu)成。因此源和漏擴散與柵A和B自對準(zhǔn)。Q1的源接觸45和47通過金屬層41接到Vss或地。Q3和Q4的共享漏接觸49接到節(jié)點②或Y。Q5和Q6PMOS晶體管制作在注入到n阱區(qū)33的p+區(qū)中。n阱通常是一個比晶體管的源/漏注入更深的注入?yún)^(qū)，因此，對于外部尺寸來說必需在n阱邊緣和相鄰的n+擴散區(qū)間提供足夠的間距。另外，Q5和Q6 PMOS晶體管由有源p-型硅32與多晶硅層34和35的交疊區(qū)構(gòu)成。Q5和Q6的源接觸51和53通過金屬層50連接到Vdd。Q5和Q6的漏接觸55和57分別接到節(jié)點①和②，或Y和Y。
圖4是展示本發(fā)明結(jié)構(gòu)的剖面圖。更具體說，圖4是本發(fā)明最一般形式的剖面圖，即用于形成邏輯和SRAM存儲元件的三維(3D)CMOS晶體管對。為清楚起見，只展示了晶體管層(未示出布線層)。在該簡化的剖面圖中，單個NMOS晶體管400形成于結(jié)晶Si晶片襯底401上。PMOS負(fù)載晶體管411形成于NMOS器件之上的Si層上。用于PMOS TFT的Si層406最好是由準(zhǔn)分子激光退火方法形成的多晶硅(p-Si)。可選擇的是，這是一種通過快速熱退火(RTA)法形成的p-Si。簡單說，該結(jié)構(gòu)的下面部分是厚絕緣層402、通孔403和填充通孔的導(dǎo)體404。
利用化學(xué)機械拋光(CMP)法平面化厚絕緣層402形成平整的表面，以便于PMOS晶體管411的后續(xù)制造。該結(jié)構(gòu)上面部分是薄膜Si層406、柵介質(zhì)層407、柵導(dǎo)體408和源漏接觸409。源和漏金屬層409靠厚絕緣層(鈍化)層410絕緣。下面結(jié)合圖8A-8D詳細(xì)說明該結(jié)構(gòu)的薄膜Si的上層的制造情況。
現(xiàn)結(jié)合圖5A和5B說明本發(fā)明的一般情況和優(yōu)選實施例，圖5A和5B展示了本發(fā)明一個實施例的具體結(jié)構(gòu)，一種DCVS邏輯的AND和NAND差分邏輯門3D的電路結(jié)構(gòu)。圖5A示出了其差分形式的DCVS電路原理，展示了DCVS邏輯的AND和NAND門的電路原理圖(三維結(jié)構(gòu)或3D DCVS)。另外，為清楚起見，只示出了晶體管層和上至M4的選定布線層(未示出完全的布線層)。有源晶體管Q1-Q4形成于結(jié)晶Si晶片襯底上。兩個交叉耦合的PMOS負(fù)載晶體管Q5和Q6形成于TFT層，該層最好是由準(zhǔn)分子激光退火法形成的多晶Si(p-Si)。根據(jù)差分輸入，由NMOS組合邏輯求值樹網(wǎng)絡(luò)下拉一個輸出(F或F)。正反饋作用將PMOS鎖定在穩(wěn)態(tài)輸出F和F，或全差分Vdd和地邏輯電平。
3D DCVS的基本電路操作與以上結(jié)合圖3A所述的2D DCVS相同。在3D的情況下，上拉負(fù)載網(wǎng)絡(luò)由兩交叉耦合的PMOS TFT構(gòu)成。這對于所說負(fù)載器件的設(shè)計靈活性非常有益。復(fù)邏輯門的上拉性能即快速上升時間可以動態(tài)地增加。應(yīng)該注意，雙軌邏輯已專用于先進的高性能數(shù)字系統(tǒng)。構(gòu)成2D或3D DCVS的復(fù)NMOS邏輯樹的設(shè)計程序可以由卡諾圖(Karnaugh圖，K-圖)合成。
圖5B是展示制造該電路的詳細(xì)剖面圖。在p+襯底500上淀積p-外延層501。利用標(biāo)準(zhǔn)的NMOS工藝在p+襯底500上制造有源晶體管Q1-Q4。晶體管Q1-Q4的有源區(qū)503由N型摻雜劑的注入限定。然后淺溝槽隔離(STI)502將相鄰器件Q2和Q3隔離開。將所淀積的多硅層構(gòu)圖，分別形成晶體管Q1-Q4的自對準(zhǔn)的Si柵524、525、526和527。利用離子注入形成n型摻雜的源和漏區(qū)503。形成源和漏的接觸505，并使它們與第一金屬層(M1)連接。晶體管Q1、Q3和Q4的源結(jié)接觸與M1，地連接。Q1、Q2、Q3和Q4的晶體管柵分別與輸入信號A、B和A、B連接。用化學(xué)汽相淀積(CVD)形成厚絕緣層506。如上所述，利用化學(xué)機械拋光(CMP)法平面化厚絕緣層506，形成平整的表面518，以便于PMOS負(fù)載晶體管的后續(xù)制造。
然后構(gòu)圖體NMOS晶體管和PMOS薄膜晶體管(TFT)間連接的重要通孔，并進行腐蝕。用導(dǎo)體530和532填充這些通孔。導(dǎo)體530連接Q2和Q5。導(dǎo)體532連接Q3、Q4和Q6。
PMOS負(fù)載晶體管形成于TFT Si層上，最好是由準(zhǔn)分子激光退火法形成的多晶Si(p-Si)層上。該結(jié)構(gòu)起始于薄膜Si層的淀積，然后構(gòu)圖成有源島507。形成保形淀積的柵絕緣層508。然后淀積重?fù)诫s的多晶硅層，形成自對準(zhǔn)的硅柵509。利用離子注入形成p型摻雜的源和漏區(qū)。源和漏的接觸連接到M2或M3金屬層。TFT Q5的漏接觸531與金屬層M2連接，構(gòu)成節(jié)點F。TFT Q6的接觸533與金屬層M2連接，構(gòu)成節(jié)點F。這些節(jié)點分別連接到輸出信號線F和F。另外，TFT Q5的源接觸512和TFT Q6的接觸511與M3層514連接，然后穿過通孔516到達第四金屬層M4,517。通過互連511從薄膜布線514將Vdd施加到TFT Q6。通過互連512從薄膜布線514將Vdd施加到TFT Q5。所淀積的介質(zhì)層510和515將各薄膜布線層隔離開。圖中只示出了必要布線層。只示出了一個位于Vdd 514之上的布線層。利用標(biāo)準(zhǔn)VLSI技術(shù)，形成其余線連接的背端。
下面結(jié)合圖6A和6B說明本發(fā)明的具體情況和優(yōu)選實施例。要說明的是一種所謂的具有旁路門的3D差分級聯(lián)電壓開關(guān)(DCVSPG)邏輯的新型高性能低電源電路技術(shù)。利用旁路門邏輯樹按DCVSPG設(shè)計這種電路，代替DCVS式的NMOS邏輯堆疊樹。DCVS為比例電路。DCVSPG認(rèn)為是無比例電路。圖6A是利用DCVSPG邏輯按三維結(jié)構(gòu)制造的簡單AND/NAND門的電路圖。
圖6A中，旁路門邏輯樹的左側(cè)一枝是由并聯(lián)的兩個NMOS Q2和Q1構(gòu)成的。注意，在DCVS中，這兩個NMOS晶體管串聯(lián)(圖5A)，但在DCVSPG中，這兩個NMOS晶體管是串聯(lián)的。在設(shè)計復(fù)邏輯功能(見圖7A-7D)時其優(yōu)點是顯而易見的。旁路門樹的右邊一枝也是由并聯(lián)的兩個NMOS晶體管Q3和Q4構(gòu)成?？梢酝ㄟ^循環(huán)地利用Karnaugh圖按非常對稱的方式合成這種旁路門邏輯樹。圖6A示也了具有兩個輸入變量A和B的基本邏輯。輸入信號A或B可以是NMOS柵控或NMOS源連接。這種情況下，如果假定信號A是控制變量，則B信號將是功能變量?？刂谱兞窟B接到柵，功能變量連接到NMOS器件的源。在控制信號A和A的作用下，我們將各終端組合在一起，如圖6A所示。A連接到Q1和Q3的控制柵。A連接到Q2和Q4的控制柵。Q1、Q2、Q3和Q4的源分別連接到功能變量Vdd、B、地和B。兩個交叉耦合的TFT PMOS晶體管Q5和Q6構(gòu)成上拉網(wǎng)絡(luò)，如圖5A所示。
圖6A所示的3D DCVSPG AND/NAND電路通過用旁路門設(shè)計代替NMOS樹實際上解決了節(jié)點浮置問題。由于與上述情況相同，在輸入信號A和B從低變到高時，Q2和Q4導(dǎo)通。然后，在互補信號A和B均從高變到低時，節(jié)點F對地放電。然而，輸出節(jié)點F立即充電到高電平狀態(tài)。于是實現(xiàn)了雙AND/NAND邏輯功能。不發(fā)生節(jié)點浮置問題。
圖6B是實現(xiàn)圖6A的電路的結(jié)構(gòu)的具體剖面圖。為清楚起見，只示出了晶體管層和高至M4的選定布線M4(未示出完全的布線層)。該電路的具體制造情況與圖5B所示的很類似。唯一的不同在于晶體管連接方式。圖6A中，NMOS網(wǎng)絡(luò)的左側(cè)一枝是并聯(lián)連接。在p+襯底600上淀積p-型外延層601。利用標(biāo)準(zhǔn)NMOS工藝，在p+襯底600上形成有源晶體管Q1-Q4。下面結(jié)合圖6B說明該結(jié)構(gòu)的形成。淺溝槽隔離(STI)602將相鄰器件Q2和Q3隔離開。將所淀積的多晶硅層構(gòu)圖，分別形成自對準(zhǔn)的Si柵604、624、625和626。利用離子注入形成N摻雜的源和漏區(qū)603。
利用第一金屬層(M1)形成以下四種連接。晶體管Q1和Q2的源結(jié)接觸分別加到Vdd和B。晶體管Q3和Q4的源結(jié)接觸分別加到地和B。這些連接是利用所淀積的多晶硅層實現(xiàn)的。Q1的晶體管柵604和Q3的晶體管柵625連接到輸入信號A。Q2的晶體管柵連接到輸入信號A,Q4的柵也連接到輸入信號A。然后CVD淀積厚絕緣層606。如前所述，利用化學(xué)機械拋光(CMP)平面化厚絕緣層606，形成平整的表面618，以便于PMOS負(fù)載晶體管的后續(xù)制造。構(gòu)圖并腐蝕通孔，淀積導(dǎo)體630，填充通孔。
另外，由晶體管島607的有源區(qū)開始形成TFT Q5和Q6。然后，淀積薄絕緣柵介質(zhì)層608。接著，淀積重?fù)诫s的多晶硅層，形成自對準(zhǔn)的硅柵609。利用離子注入，利用柵609作自對準(zhǔn)的掩模形成p型摻雜的源和漏區(qū)。TFT Q5和Q6的漏接觸631和633分別利用第二金屬層(M2)連接到輸出信號線F和F。另外，TFT Q5和Q6的源接觸612和611連接到第三金屬層(M3)614。M3到第四金屬層(M4)的連接顯示為觸頭616。Vdd通過互連611從薄膜布線614加到TFT Q6。所淀積介質(zhì)層610和615隔離各薄膜布線層。圖中只展示了一個必要的布線層，只展示了一個位于Vdd 614上的布線層。利用標(biāo)準(zhǔn)VLSI技術(shù)形成其余線連接的背端。
下面結(jié)合圖7A說明本發(fā)明的最普通形式，圖7A展示了本發(fā)明的一般形式，包括具有多差分(雙軌)輸入的邏輯門構(gòu)成組合邏輯網(wǎng)絡(luò)。上面是兩個交叉耦合的PMOS TFT 76和77。通過將NMOS器件差分對串接到能夠處理復(fù)布爾邏輯功能的強組合邏輯樹網(wǎng)絡(luò)，利用DCVS或DCVSPG實現(xiàn)邏輯設(shè)計。因此，可能需要幾個常規(guī)CMOS門的復(fù)邏輯可以以DCVS或DCVSPG形式的單級門實現(xiàn)。例如圖7B所示，可以在常規(guī)CMOS電路中利用十六個晶體管實現(xiàn)邏輯加法電路(八個PMOS和八個NMOS晶體管)。另一方面，可以利用十二個DCVS形式的晶體管(兩個PMOS和十個NMOS)，如圖7C所示，和十個DCVSPG形式的晶體管(兩上PMOS和八個NMOS晶體管)，制造邏輯門電路，如圖7D所示。
可以用共享使用的非堆疊PMOS器件作為負(fù)載和緩沖電路中的上拉器件來設(shè)計組合邏輯器件。因此可以放松對PMOS器件的優(yōu)化和PMOS對NMOS間距的優(yōu)化，減輕器件和工藝復(fù)性對DCVS設(shè)計的妨礙。
下面結(jié)合圖8A-8D詳細(xì)說明制造本發(fā)明的邏輯和存儲結(jié)構(gòu)的一組工藝步驟，這些圖示出了制造本發(fā)明的薄膜晶體管(TFT)PMOS層的工藝步驟。首先假設(shè)一個完成的NMOS晶體管802層在Si晶片襯底801上。淀積厚絕緣層803，通過化學(xué)機械拋光(CMP)平面化該層。于是提供了一種用于TFT制造的光滑表面800。光刻構(gòu)圖通孔804，腐蝕并用導(dǎo)體填充通孔，由此形成層間連接805。這最好是難熔金屬，例如鎢。平面化了連接805后，利用合適的方法(濺射，等離子增強CVD或LPCVD)淀積非晶Si層(厚約500-1000埃)，并光刻構(gòu)圖成島，然后將之變成p-Si。盡管可以用快速熱退火(RTA)，但準(zhǔn)分子激光退火(ELA)是使TF Si結(jié)晶的最好方法。圖8A展示了所得的多晶Si島806。
圖8B示出了淀積柵介質(zhì)807的步驟，該層最好是非晶SiO2，厚約1000-1500埃，并在300-400℃進行化學(xué)汽相淀積(CVD)形成。淀積柵電極，作為地氈式金屬層(鋁或其它金屬)，并光刻構(gòu)圖，形成柵808。利用離子注入或離子噴射摻雜法，在TF Si層806中注入p型摻雜劑硼809。B+離子的能量選擇為使離子穿透介質(zhì)807進入TF Si806。可以利用柵808掩蔽未摻入摻雜劑的層，所以柵可以是自對準(zhǔn)的掩模。可以任意利用兩步摻雜程序，形成輕摻雜漏結(jié)構(gòu)。然后，利用RTA或ELA法加熱此結(jié)構(gòu)幾秒鐘，激活摻雜劑硼原子。
圖8C展示了厚絕緣層810的淀積，該層是利用化學(xué)汽相淀積淀積的非晶SiO2或氮化硅。構(gòu)圖并腐蝕通孔811，以便接觸TFT 812的源和漏區(qū)。
圖8D展示了填充通孔811的導(dǎo)體層813的淀積步驟。盡管可以使用其它金屬，但這里優(yōu)選的材料是鋁。淀積源/漏金屬層814，并構(gòu)圖成薄膜布線(TFT源/漏金屬層)。最后，淀積鈍化絕緣層815。因為我們這里要強調(diào)的是電路圖和TFT層，所以圖中未具體展示布線層814。圖5A和6B展示了必要的布線層。
盡管以上結(jié)合優(yōu)選實施例說明了本發(fā)明，但所屬領(lǐng)域的技術(shù)人員應(yīng)該理解，在不背離本發(fā)明精神實質(zhì)和范圍的情況下，可以作出改型。
權(quán)利要求
1．多個制作于單個集成電路(IC)芯片上的兩個不同半導(dǎo)體層中的晶體管，所說不同半導(dǎo)體層包括體硅(Si)層和薄膜Si層，它們被連接，在IC芯片的所選區(qū)形成邏輯電路，在IC芯片的其余區(qū)域形成靜態(tài)隨機存取存儲器(SRAM)陣列。
2．如權(quán)利要求1所述的多個制作于兩個不同半導(dǎo)體層中的晶體管，其特征在于，p型金屬氧化物半導(dǎo)體(PMOS)負(fù)載器件制作于薄膜Si層，n型金屬氧化物半導(dǎo)體(NMOS)驅(qū)動器件制作于體Si層。
3．如權(quán)利要求1所述的多個制作于兩個不同半導(dǎo)體層的晶體管，其特征在于，連接形成邏輯電路的晶體管構(gòu)成為差分級聯(lián)電壓開關(guān)(DCVS)邏輯。
4．如權(quán)利要求3所述的多個制作于兩個不同半導(dǎo)體層的晶體管，其特征在于連接晶體管形成n樹形網(wǎng)絡(luò)復(fù)布爾邏輯功能元件。
5．如權(quán)利要求1所述的多個制作于兩個不同半導(dǎo)體層的晶體管，其特征在于連接形成邏輯電路的晶體管構(gòu)成為具有旁路門的差分級聯(lián)電壓開關(guān)(DCVSPG)邏輯。
6．如權(quán)利要求5所述的多個制作于兩個不同半導(dǎo)體層的晶體管，其特征在于各晶體管連接形成n樹形網(wǎng)絡(luò)復(fù)布爾邏輯功能元件。
7．如權(quán)利要求1所述的多個制作于兩個不同半導(dǎo)體層的晶體管，其特征在于SRAM陣列具有兩個制作于薄膜Si層中的p型金屬氧化物半導(dǎo)體(PMOS)負(fù)載晶體管，薄膜Si層中位于制作于體Si層的四個n型金屬氧化物半導(dǎo)體(NMOS)晶體管之上。
8．如權(quán)利要求1所述的多個制作于兩個不同半導(dǎo)體層的晶體管，其特征在于兩個Si層由介質(zhì)層隔離開，在制作薄膜Si層前，該介質(zhì)層通過化學(xué)機械拋光(CMP)平面化。
9．如權(quán)利要求1所述的多個制作于兩個不同半導(dǎo)體層的晶體管，其特征在于p型金屬氧化物半導(dǎo)體(PMOS)晶體管制作于位于n型金屬氧化物半導(dǎo)體(NMOS)晶體管上的薄膜Si層中，所說n型金屬氧化物半導(dǎo)體(NMOS)晶體管制作于體Si層中，所說薄膜Si層通過準(zhǔn)分子激光退火(ELA)法形成。
10．一種在單個集成電路(IC)芯片上的兩個不同半導(dǎo)體層上制造多個晶體管的方法，包括以下步驟在體硅(Si)層中形成n型金屬氧化物半導(dǎo)體(NMOS)晶體管；淀積體硅層的厚絕緣層；平面化所淀積的厚絕緣層；在平面化的厚絕緣層上形成薄膜(TF)硅層；在TF硅層中注入p型摻雜劑；在TF硅層中形成p型金屬氧化物半導(dǎo)體(PMOS)晶體管。
11．如權(quán)利要求10所述的在兩個不同半導(dǎo)體層上制造多個晶體管的方法，其特征在于p型摻雜劑是硼。
12．如權(quán)利要求10所述的在兩個不同半導(dǎo)體層上制造多個晶體管的方法，還包括以下步驟連接各晶體管，在IC芯片的所選區(qū)形成邏輯電路；及連接各晶體管，在IC芯片的其余區(qū)形成靜態(tài)隨機存取存儲器(SRAM)陣列。
13．如權(quán)利要求10所述的在兩個不同半導(dǎo)體層上制造多個晶體管的方法，其特征在于連接構(gòu)成邏輯電路的晶體管構(gòu)成為差分級聯(lián)電壓開關(guān)(DCVS)邏輯。
14．如權(quán)利要求13所述的在兩個不同半導(dǎo)體層上制造多個晶體管的方法，其特征在于各晶體管連接形成n樹形網(wǎng)絡(luò)復(fù)布爾邏輯功能元件。
15．如權(quán)利要求10所述的在兩個不同半導(dǎo)體層上制造多個晶體管的方法，其特征在于連接形成邏輯電路的晶體管構(gòu)成為具有旁路門的差分級聯(lián)電壓開關(guān)(DCVSPG)邏輯。
16．如權(quán)利要求15所述的在兩個不同半導(dǎo)體層上制造多個晶體管的方法，其特征在于各晶體管連接形成n樹形網(wǎng)絡(luò)復(fù)布爾邏輯功能元件。
全文摘要
本發(fā)明描述了利用兩種半導(dǎo)體層即薄膜層和體硅層形成高密度、高速合并邏輯和存儲器IC芯片。存儲單元利用三維(3D)SRAM結(jié)構(gòu)。公開了兩種3D邏輯單元。3D形式的差分級聯(lián)電壓開關(guān)(DCVS)結(jié)構(gòu)和3D形式的具有旁路門的DCVS(DCVSPG)。描述一種高密度“芯片上系統(tǒng)”結(jié)構(gòu)。通過在TF硅層上設(shè)置大PMOS晶體管,在體硅層設(shè)置快速NMOS晶體管,從而實現(xiàn)高密度。還記載了一種在IC芯片上同時制造邏輯和存儲電路的單一工藝程序。
文檔編號H01L27/11GK1219770SQ9812396
公開日1999年6月16日 申請日期1998年11月6日 優(yōu)先權(quán)日1997年12月8日
發(fā)明者P·G·?，? 黃威, S·M·蓋茨 申請人:國際商業(yè)機器公司