專利名稱：減少在備用狀態(tài)的功率耗散的半導體器件的制作方法
技術領域：
本發(fā)明涉及減少在備用狀態(tài)由于亞閾值電流引起的功率耗散的半導體器件，特別是涉及適用于千兆存儲器或利用截止特性比長溝道晶體管的截止特性差的深亞微米MOS晶體管的邏輯器件的半導體器件，其能顯著地減少備用電流，因此，減少了備用狀態(tài)的功率耗散。


圖1表示常規(guī)存儲器或邏輯器件的原理電路圖。如圖1所示，把總電源線L100和總地線L0直接連到電路塊B0構成常規(guī)電路。因此，在電路采用深亞微米MOS晶體管的情況，即使在截止狀態(tài)也有許多亞閾值電流流過電路。這大大地增加了備用狀態(tài)的功率耗散。當按比例縮小MOS晶體管時可減少閾值電壓，結果，即使在晶體管的閾值區(qū)，即在|VGs＜VT|，也會增加亞閾值電流。這就產(chǎn)生了上述問題。因此，在由深亞微米MOS晶體管構成的千兆存儲器件或邏輯器件中，備用狀態(tài)的功率耗散變成嚴重的問題。為解決上述問題，提出了為實現(xiàn)減少在備用狀態(tài)的功率耗散目的的幾種技術。其一是由日本的日立公司(Hitachi)在“IEEE Journal of Solid State ci-rcuits Vol.28，11，NoVember 1993”發(fā)表的SWitched Sourceimpedance CMOS circuit technology。這種技術能顯著地減少備用狀態(tài)的亞閾值電流。但是，它增加了電路的延遲。并且使由備用態(tài)到工作狀態(tài)的轉變變慢，因而降低了整個電路性能。
本發(fā)明的目的是提供一種半導體器件，其中由備用狀態(tài)到工作狀態(tài)的轉變是快的，并且減少備用狀態(tài)的亞閾值電流，因此，可減少功率耗散。
為達到本發(fā)明的目的，提供了一種能減小在備用狀態(tài)的功耗的半導體器件。它有向半導體器件的全部內電路提供預定電源電壓的電源線；和向內部電路提供地電壓的地線，該半導體器件包括第1 MOS晶體管，它設置于電源線與次級的電路塊之間的至少一部分中，該次級電路塊由內部電路中在同一定時處于備用狀態(tài)和工作狀態(tài)的多個電路構成，或由地線與次級電路塊構成，當次級電路塊處于備用狀態(tài)時，控制襯底電壓可使第1 MOS晶體管截止并增加它的閾值電壓，以使減少它的閾值電流。
通過結合附圖，對下面特別的實施例的詳細敘述，將能更好地理解屬于本發(fā)明特性的新穎特征，以及其它特征和優(yōu)點。
圖1表示常規(guī)半導體器件的原理結構圖；圖2表示按照本發(fā)明實施例的半導體器件的原理結構圖；圖3表示如圖2所示的控制信號的定時圖；圖4表示按照本發(fā)明其它實施例的半導體器件的原理結構圖；圖5A和圖5B表示用于實現(xiàn)本發(fā)明目的的半導體器件三阱結構的原理圖。
下面參照附圖，說明本發(fā)明的優(yōu)選實施例。
圖2表示按照本發(fā)明一實施例的半導體器件原理結構圖。如圖2所示，按如下所述構成本發(fā)明的半導體器件，總電源線L100和總地線L0不直接和電路塊相連，而是把全部電路塊分成許多個次級的電路塊Bi，每一電路塊Bi由有相同的備用狀態(tài)和工作狀態(tài)的多個電路構成。相應于各次級的電路塊Bi的局部的次級電源線Lai和局部的次級地線Lbi分別與總電源線L100和總地線L0通過開關即PMOS晶體管MPi和NMOS晶體管連接由此形成分級結構。分別在其上形成PMOS晶體管MPi和NMOS晶體管MNi的N阱和P阱與其上形成存儲器或者邏輯器件的其它MOS晶體管的阱相互分開，圖3是圖2所示控制信號的時序圖。
如圖3所示，輸入到PMOS晶體管MPi柵極的信號φPi，當連接PMOS晶體管MPi的次級電路塊Bi是處于備用狀態(tài)時，是邏輯“高”電平，當處于工作狀態(tài)時，φPi是邏輯“低”電平。另一方面，輸入到NMOS晶體管MNi柵極的信號φNi，當連接NMOS晶體管MNi的次級電路塊是處于備用狀態(tài)時，是邏輯“低”電平，當處于工作狀態(tài)時，φNi是邏輯“高”電平。因此，如果次級電路塊從工作狀態(tài)變到備用狀態(tài)，根據(jù)控制信號φPi，φNi，PMOS晶體管MPi和NMOS晶體管MNi關斷。這樣，次級電源線Lai和次級地線Lbi與總電源線L100和總地線L0隔離，于是，由流過PMOS晶體管MPi和NMOS晶體管MNi的亞閾值電流決定處于備用狀態(tài)的功率消耗。
如圖3所示，對于其上形成PMOS MPi的N-阱的電壓VNWi，備用狀態(tài)的電壓VNW-SB比工作狀態(tài)的電壓VNW-AC高預定值。對于其上形成NMOS MNi的P-阱的電壓VPWi，備用狀態(tài)的電壓VPW-SB比工作狀態(tài)的電壓VPW-AC低預定值。這樣，PMOS晶體管MPi和NMOS晶體管MNi的各閾值電壓隨體效應增大。因此，PMOS晶體管MPi和NMOS晶體管MNi在備用狀態(tài)的亞閾值電流顯著增加，結果，減少了功率消耗。
同時，如果備用狀態(tài)變成工作狀態(tài)，控制信號φPi從邏輯“高”電平變成邏輯“低”電平，控制信號φNi從邏輯“低”電平變成邏輯“高”電平。同時，電壓VNWi從電壓VNW-SB減少到電壓VNW-AC′，接著，電壓VPWi從電壓VPW-SB增加到電壓VPW-AC′，因此，減少PMOS晶體管MPi和NMOS晶體管MNi各相應的閾值電壓。因此，備用狀態(tài)很快轉變到工作狀態(tài)。也就是，PMOS晶體管MPi和NMOS晶體管MNi的各阱電壓，在備用狀態(tài)和工作狀態(tài)時互不相同。這樣，在備用狀態(tài)，增加閾值電壓，減少閾值電流。另一方面，在工作狀態(tài)減少閾值電壓，使從備用狀態(tài)很快轉變到工作狀態(tài)，同時，改善PMOS晶體管MPi和NMOS晶體管MNi的電流驅動能力。參照圖2，總電源線L100和總地線L0之一可以直接與電路塊相連，另一個可用于使用次級電源線的分級電路結構中。
通常，在象動態(tài)隨機存取存儲器(DRAM)那樣的存儲器中內部節(jié)點的邏輯電平固定在備用狀態(tài)。在這種情況下，能更有效地減少亞閾值電流。圖4表示一種把電源線連到邏輯電平固定在備用狀態(tài)的內部電路的方法。如圖4所示的電路塊包括串聯(lián)聯(lián)接的三個反相器。在該電路中，如果反相器的輸入節(jié)點n1是邏輯“高”電平，節(jié)點n2是邏輯“低”電平，節(jié)點n3是邏輯“高”電平，節(jié)點n4是邏輯“低”電平，PMOS晶體管MPa，NMOS晶體管MNb，PMOS晶體管MPc的亞閾值電流引起次級電源線Lai的電壓減少，次級地線Lbi的電壓增大。如圖4所示，這里，如果是亞閾電流通路的晶體管MPa，MNb，MPc被連到次級電源線Lai或次級地線Lbi，其它晶體管連到總電源線L100和總地線Lo，則反向電壓加到晶體管MPa、MNb、MPc的柵極和源極之間。亞閾值電流顯著減小。與此相關地，如果給MOS晶體管的柵極和源極之間加反向電壓，該閾值電流會急劇減小。
由于亞閾值電流作用，次級電源線Lai的電壓與總電源線L100的電源相比，減小某量值ΔVDD。另一方面，由于亞閾值電流作用，次級地線Lbi的電壓與總地線L0的電壓相比，增大相同量ΔVSS。因此，在晶體管MPa和MPc的柵極和源極之間施加相當于電壓差ΔVDD的反向偏壓，在晶體管MNb的柵極和源極之間，施加相當于電壓差ΔVSS的反向偏壓。
圖5A和圖5B是表示為實現(xiàn)本發(fā)明目的的半導體器件三阱結構的原理圖。因為作為總電源線和總地線與次級電源線及次級地線之間的開關的PMOS晶體管MPi和NMOS晶體管MNi的襯底電壓，應與形成內部電路的其它晶體管的襯底電壓相互隔開，所以，晶體管MPi和MNi應形成在相互分開的阱上。即，三阱結構是適于在相互隔開的阱上形成PMOS晶體管MPi和NMOS晶體管MNi的結構，以便自由地控制阱的電壓(襯底電壓)。
圖5A表示一個由相互分開并形成在P型襯底10上的第1N-阱1和第2N-阱2構成的三阱結構，第1P-阱3與第1和第2N-阱1和2分開，第2P-阱4形成在第1N-阱1中。PMOS晶體管MPi用作總電源線和形成在第2N-阱2的次級電源線之間的開關，而NMOS晶體管MNi用作總地線和形成在第2P-阱4中的次級地線之間的開關。因此，即使改變阱電壓VNWi和VPWi，也不影響構成電路的其它晶體管，圖5B表示一個按照本發(fā)明另一實施例構成的三阱結構。該三阱由相互分開和形成在N-型襯底20上的第1P-阱11和第2P-阱12與第1和第2P-阱11及12相互分開的第1N-阱13，和形成在第1P-阱11中的第2N-阱14構成。PMOS晶體管MPi作為總電源線和形成在第2 N-阱14上的次級電源線之間的開關，NMOS晶體管MNi作為總地線和形成在第2P-阱12中次級地線之間的開關。因此，即使變化阱電壓VNWi和VPWi，也不影響構成電路的其它晶體管。
如果總電源線L100和總地線L0之一直接連到電路塊，另一個則用于使用次級電源線的分級電路結構中，如圖5A所示，則可能只構成在其上形成開關晶體管的第2P-阱4和第2N-阱2中的一個。在圖5B所示器件中可按上述的相同原理形成阱。
如上所述，按照本發(fā)明，由備用態(tài)很快轉變成工作態(tài)，通過減小備用態(tài)的亞閾值電流來減小功耗，因而改善了要求低功耗的便攜式電子產(chǎn)品所用的高集成存儲器或邏輯器件的可靠性。
而且，應該知道，本發(fā)明不限于這里公開的作為實現(xiàn)本發(fā)明的最佳模式的特殊實施例，而且不限于本說明書公開的特定實施例，本發(fā)明的權利要求規(guī)定了本發(fā)明的保護范圍。
權利要求
1.一種減少備用狀態(tài)功率耗散的半導體器件，具有向所述半導體器件的全部內部電路提供預定電源電壓的電源線，還具有向所述內部電路提供地電壓的地線，所述半導體器件包括設置在所述電源線和次級電路塊之間的至少一部分的第1 MOS晶體管，它由在同一定時處在備用狀態(tài)和工作狀態(tài)的多個電路構成，或者由所述地線和所述次級電路塊構成，當所述次級電路塊處于備用狀態(tài)時，通過控制襯底電壓使所述第1 MOS晶體管關斷并增加它的閾值電壓，以便減少它的亞閾值電流。
2.按照權利要求1的減少在備用狀態(tài)功率耗散的半導體器件，其中，在所述次級電路塊的預定節(jié)點的邏輯電平固定在備用狀態(tài)的情況下，形成所述次級電路塊的多個第2 MOS晶體管中的亞閾值電流通路的第2 MOS晶體管，通過所述第1 MOS晶體管被連到所述電源線或地線上，其另一個不是亞閾值電流通路的第2 MOS晶體管直接連到所述電源線或所述地線上。
3.按照權利要求1的減少在備用狀態(tài)功率耗散的半導體器件，其中，在所述電源線和所述次級電路塊之間的第1 MOS晶體管所述的柵極，當連接所述第1 MOS晶體管的所述次級電路塊是處于備用狀態(tài)時，接收邏輯“高”電平，當連接所述第1 MOS晶體管的所述次級電路塊是處于工作狀態(tài)時，接收邏輯“低”電平，由有襯底電壓的P-溝道MOS晶體管構成的第1 MOS晶體管在工作狀態(tài)的所述襯底電壓比備用狀態(tài)的襯底電壓低預定數(shù)值。
4.按照權利要求1的減少備用狀態(tài)功率耗散的半導體器件，其中，在所述地線和所述次級電路塊之間的第1 MOS晶體管的柵極，當連接所述第1 MOS晶體管的所述次級電路塊是處于備用狀態(tài)時，接收到邏輯“低”電平，當連接所述第1 MOS晶體管的所述次級電路塊是處于工作狀態(tài)時，接收到邏輯“高”電平，由有襯底電壓的N-溝道MOS晶體管構成的所述第1 MOS晶體管在工作狀態(tài)的所述襯底電壓，比備用狀態(tài)的襯底電壓高預定數(shù)值。
5.按照權利要求4的減少備用狀態(tài)功率耗散的半導體器件，其中，在分離阱上形成的所述第1 MOS晶體管能自由地控制所述襯底電壓，而不影響形成所述次級電路塊的所述第2 MOS晶體管。
全文摘要
一種減少在備用狀態(tài)功率耗散的半導體器件，具有設置在半導體器件各內部電路中預定電壓的電源線，還具有設置在該內部電路中的地電壓的地線其包括設置在電源線和次級電路塊之間至少一部分的第1MOS晶體管，電路塊由內部電路中同一定時，處在備用狀態(tài)和工作狀態(tài)的多個電路構成，或者由地線和次級電路塊構成，當次級電路塊處在備用狀態(tài)時，通過控制襯底電壓，使第1MOS晶體管關斷，增加其閾值電壓，以便減少其亞閾值電流。
文檔編號H01L21/8238GK1146638SQ9610846
公開日1997年4月2日 申請日期1996年5月19日 優(yōu)先權日1995年5月19日
發(fā)明者徐禎源 申請人:現(xiàn)代電子產(chǎn)業(yè)株式會社