專利名稱：采用先進(jìn)的cmos處理的集成電路低耗散功率線路的制作方法
背景技術(shù)：
發(fā)明領(lǐng)域本發(fā)明涉及在電子電路之中保存電力的領(lǐng)域。更重要的是，本發(fā)明涉及減少漏電流的電路。
背景資料隨著深度亞微細(xì)粒的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)處理的出現(xiàn)，出現(xiàn)在關(guān)閉的晶體管之中的低于閾值的漏電流Ioff比早期的CMOS處理有顯著的增加。而亞微細(xì)粒的特性——也就是行寬度越來越小——和處理特性越出色，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)所消耗的漏電流Ioff也就越顯著。在處于閑置或者停止?fàn)顟B(tài)的超大規(guī)模集成電路(VLSI)來說，這種偏高的Ioff會(huì)導(dǎo)致其中的附加電流(Ioff(chip))大大增加。所謂閑置狀態(tài)，就是指沒有任何整流活動(dòng)進(jìn)行，也沒有直流的偏電流出現(xiàn)。
隨著漏電流(Ioff(chip))的逐漸增加，集成電路(IC)家族的新一代產(chǎn)品將不再能符合早期處理中Ioff(chip)的電流規(guī)格。例如在早期的處理中，對(duì)于帶有大約2,000,000個(gè)晶體管的微處理器來說，可能得到的Ioff(chip)電流值介于10s到100s微安培之間。而對(duì)于由低特性的亞微細(xì)粒處理構(gòu)成的更高性能的微處理器來說，其具有更佳集合特性的集成電路的Ioff(chip)大概是介于10到100毫安培范圍之內(nèi)。這種偏高的漏電流一般能夠達(dá)到早期亞微細(xì)粒設(shè)備的漏電流的100到1000倍，它會(huì)給集成電路部分造成很大麻煩。例如，需要超低維持電源的應(yīng)用設(shè)備中所使用的微處理器更是如此。


圖1將金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)的漏-源電流(Ids)表示為柵-源電壓(Vgs)的函數(shù)。在理想情況下，當(dāng)MOSFET低于閾值電壓Vgs的時(shí)候，也就是說，Vgs-Vt＜0，Ids等于0；而實(shí)際上，在柵極電壓低于Vt的時(shí)候，Ids并不等于0，這些你可以在曲線102上看到。其中，Log Ids被表示為Vgs的函數(shù)。當(dāng)Vgs等于0伏特的時(shí)候，會(huì)有一股漏電流Ioff1流經(jīng)晶體管。
在許多情況下，例如在依靠電池提供能源的移動(dòng)設(shè)備中，這些過程特征被降低了，電源所提供的電壓越來越低，所以我們需要更持久的電池。當(dāng)過程特征降低并且電源電壓降低到較低水平，漏-源電壓(Vds)被下推。在這種情況下，對(duì)于偏低的電源電壓(Vdd)來說，Vt也被降低以使過程更加迅速。在于諸如亞微細(xì)粒CMOS的更好的過程幾何過程來說，Vdd被降低以防止電場(chǎng)或者電磁場(chǎng)擊穿晶體管的溝道區(qū)。如果Vt不被降低的話，就需要把相關(guān)的巨大電壓加到MOSFET的柵極，從而打開晶體管。這將導(dǎo)致電子電路的MOSFET特性降低。從曲線104上可以看出，隨著Vt的降低，漏電流會(huì)增大到Ioff2。對(duì)于Vt被降低的狀態(tài)來說，漏電流Ioff2對(duì)應(yīng)的曲線104比對(duì)應(yīng)于漏電流Ioff1對(duì)應(yīng)的曲線102要高。隨著Ioff的升高，帶有MOSFET的電子電路所消耗的電源也會(huì)隨之升高。為了獲得好的特性CMOS過程，諸如亞微細(xì)粒CMOS過程，減少電源消耗是令人滿意的。
發(fā)明概述在具體實(shí)施方案中，本發(fā)明提供了一個(gè)電路，它包括一個(gè)核心電路以及一個(gè)與之相連的控制電路?？刂齐娐房梢栽诤诵碾娐诽幱趯⑿菝郀顟B(tài)的時(shí)候維持其某種邏輯狀態(tài)。
附圖簡(jiǎn)述從下面的發(fā)明詳述、附加權(quán)利要求、以及附帶的圖示中，本發(fā)明的特點(diǎn)、各個(gè)細(xì)節(jié)、以及優(yōu)點(diǎn)將會(huì)變得越發(fā)明顯圖1是一個(gè)曲線圖，其中MOSFET中漏-源電流(Ids)作為柵-源電壓(Vds)的函數(shù)。
圖2顯示了根據(jù)本發(fā)明的漏電流控制電路的一個(gè)具體實(shí)施方案。
圖3顯示了根據(jù)本發(fā)明，使用漏電流控制電路的具體實(shí)施方案的一個(gè)靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)。
圖4顯示了與SRAM電路共同使用的行驅(qū)動(dòng)器。
圖5顯示了圖4中行驅(qū)動(dòng)器的柵極具體實(shí)施方案。
發(fā)明詳述在下面的描述中，為了給本發(fā)明提供一個(gè)完整的理解，我們闡述了大量的具體細(xì)節(jié)問題。但是對(duì)于那些擁有相關(guān)技術(shù)常識(shí)的人來說，他們會(huì)意識(shí)到本發(fā)明可以被投入實(shí)際應(yīng)用而無需理會(huì)這些細(xì)節(jié)問題。在某些情況下，我們會(huì)忽略詳細(xì)顯示眾所周知的電路、結(jié)構(gòu)、以及技術(shù)，從而避免與本發(fā)明混淆。
本發(fā)明的一個(gè)具體實(shí)施方案是帶有控制電路的集成電路(IC)，其中的控制電路是用來控制漏電流的。這個(gè)電路可以連同性能出色的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)，諸如先進(jìn)的深度亞微細(xì)粒CMOS過程一起使用，以減少在這些電路處于閑置狀態(tài)時(shí)——也就是說，電路沒有動(dòng)態(tài)運(yùn)轉(zhuǎn)并且沒有直流柵流的時(shí)候，被核心CMOS電路消耗的功率。根據(jù)本發(fā)明，為了保存功率并在希望的時(shí)候保持核心電路的邏輯狀態(tài)，電路的具體實(shí)施方案應(yīng)該被設(shè)置為兩個(gè)狀態(tài)(模式)分別為活動(dòng)的將休眠模式和保持(將休眠)模式。根據(jù)本發(fā)明的電路實(shí)施方案應(yīng)該包括一個(gè)帶有控制電路的核心電路。其中，控制電路可以在核心電路處于將休眠狀態(tài)的時(shí)候，充分減少核心電路之中的漏電流。再有就是，控制電路可以在核心電路處于將休眠模式的時(shí)候，維持其邏輯狀態(tài)。
當(dāng)處于將休眠模式時(shí)，控制電路可以使核心電路中的漏電流處于盡可能低的狀態(tài)。在這個(gè)模式下，由于電流通路是由漏電流而不是那些處于“開”狀態(tài)的晶體管產(chǎn)生的電流控制，集成電路中的存儲(chǔ)元件的邏輯狀態(tài)(包括RAM存儲(chǔ)器、鎖存器、觸發(fā)器等等)很可能會(huì)丟失。當(dāng)處于將休眠模式時(shí)，電路受Vdd作用而被偏置，而并非客觀地使Vdd電源降到最低。當(dāng)處于將休眠模式的時(shí)候，控制電路可以為核心電路的存儲(chǔ)元件提供足夠的電流，從而確保其中所存儲(chǔ)的邏輯狀態(tài)，然而在存儲(chǔ)元件處于限制狀態(tài)或者活動(dòng)操作中卻不會(huì)消耗其它已經(jīng)消耗的功率。據(jù)個(gè)例子來說，流經(jīng)處于將休眠模式下的核心電路裝置的電流要比流經(jīng)處于限制模式的裝置的電流少20到100倍。將休眠模式較將休眠模式的優(yōu)點(diǎn)是它可以在避免丟失機(jī)器“狀態(tài)”的前提下使電路從將休眠狀態(tài)轉(zhuǎn)入工作狀態(tài)。這一點(diǎn)對(duì)于確保微處理器的正確運(yùn)轉(zhuǎn)非常有幫助，原因在于對(duì)于實(shí)現(xiàn)將休眠模式的微處理器來說，將微處理器的機(jī)器狀態(tài)備份于外部存儲(chǔ)器中是非常重要的。
根據(jù)本發(fā)明，圖2說明了電路200的一個(gè)實(shí)施方案。它包括一個(gè)集成的漏電流控制電路204。電路204可以與實(shí)現(xiàn)先進(jìn)CMOS過程的電子電路一起使用。核心電路202包括一些電子設(shè)備，諸如實(shí)現(xiàn)電路預(yù)期功能的晶體管等等。控制電路204可以在核心電路202處于將休眠或者將休眠狀態(tài)之一時(shí)控制流經(jīng)核心電路202的漏電流。
根據(jù)本發(fā)明的電路實(shí)施方案，核心電路202包括一個(gè)反相器。反相器或者單堆棧結(jié)構(gòu)是集成電路中高漏電流通道的主要來源。舉例來說，在同一代的微處理器中，反相器結(jié)構(gòu)所產(chǎn)生的漏電流占總漏電流的大部分。在通常情況下，一個(gè)諸如邏輯CMOS反相器的反相器包括一個(gè)P型MOSFET和一個(gè)N型MOSFET。在運(yùn)轉(zhuǎn)情況下，其中一個(gè)MOSFET在另一個(gè)MOSFET偏置于OFF狀態(tài)時(shí)處于ON狀態(tài)。漏電流是由被關(guān)閉的設(shè)備(P型MOSFET或者N型MOSFET)的Ioff決定的。
當(dāng)出現(xiàn)全部電壓遇到經(jīng)處于滿電壓Vdd或者(Vdd-Vss)過反相器或者單堆棧結(jié)構(gòu)的情況時(shí)，其中Vss不等于0，并且源極與射極間電壓是0伏特。反相器將要消耗大量的漏電功率。介于與高端電源線相連的MOSFET的漏極電壓Vdd和低端電源線相連的MOSFET的源極電壓Vss之間的電壓降就是全部的電壓降。要想克服消耗大量的漏電功率所造成的影響，依據(jù)本發(fā)明的電路200實(shí)施方案是這樣配置的，當(dāng)核心電路202處于非活動(dòng)狀態(tài)時(shí)，源-勢(shì)電壓Vsb被調(diào)整，使得核心電路202的處于OFF狀態(tài)的MOSFET的閾值電壓Vt顯著降低。對(duì)于這里所描述的實(shí)施方案來說，這些是通過反偏的勢(shì)-源連接來做到的。Vsb的升高還會(huì)導(dǎo)致Vt的升高，這是由于Vt會(huì)隨著(2φs+Vsb)的平方根的變化而變化，其中φs是費(fèi)米量級(jí)的。Vt的升高會(huì)導(dǎo)致漏電流Ioff的降低，就如同在前面關(guān)于圖1的討論中解釋的一樣。因此，控制電路204可以確保在核心電路202處于將休眠模式的時(shí)候，OFF核心晶體管的Vsb會(huì)降低，從而導(dǎo)致前面解釋的情況出現(xiàn)——Ioff降低。
控制電路204添加了降低核心電路Ioff的附加機(jī)制。這會(huì)導(dǎo)致核心電路200中OFF核心晶體管Vds電壓的降低。降低OFF核心晶體管Vds會(huì)對(duì)Ioff造成很大影響。消耗漏電功率的核心電路晶體管(在下文將其簡(jiǎn)稱為“OFF核心晶體管”)的Vds的減少，會(huì)導(dǎo)致晶體管的Ioff的降低，其原因在于Ioff的冪受到Vds的影響。OFF核心晶體管的Vds的減少主要表現(xiàn)在核心電路的堆棧原件，例如PMOSFET 218和NMOSFET 217，的全部電壓降減少。
采用下列手段可以降低核心電路202的全部電壓降。電路200包括內(nèi)部電源線214(Vddi)和216(Vdsi)，它們能夠?qū)诵碾娐?02提供電源。當(dāng)處于將休眠狀態(tài)的時(shí)候，控制單路204可以使內(nèi)部電源線214和216的電壓值衰減，并且遠(yuǎn)遠(yuǎn)低于外部電源線Vdd和Vss的值。其結(jié)果就是，OFF核心晶體管的Vds隨著內(nèi)部電源線電壓214和216的衰減而變得越來越低。對(duì)于具體實(shí)施方案來說，內(nèi)部電源線電壓的衰減以及對(duì)Ioff的控制是由兩對(duì)電控晶體管(207、209)和(213和217)提供的。流控晶體管207、209和215工作于Vssi和Vss之間，而流控管213和217以及208工作于Vddi和Vdd。
當(dāng)電路200處于將休眠狀態(tài)時(shí)，可以通過設(shè)置晶體管207、209、213以及217的柵-源電壓(Vgs)低于閾值電壓值來關(guān)閉這些晶體管。在將休眠模式下漏電流是由晶體管207和213控制的。晶體管207和213的作用就是全面控制流經(jīng)OFF核心晶體管的漏電流Ioff，其原因在于它們的閾值比晶體管208、209、217、和215寬很多。因此，流經(jīng)晶體管的漏電流相對(duì)于晶體管207和213中的漏電流可以忽略不計(jì)。
流經(jīng)晶體管207和213的漏電流Ioff會(huì)導(dǎo)致晶體管207和213的漏-源電壓(Vds)降大約數(shù)百毫伏。在將休眠模式下晶體管207和213中的Vds的結(jié)果就是，使晶體管207和213打開的內(nèi)部電源線214和216的電壓衰減。內(nèi)部電源線電壓214和216的衰減將會(huì)導(dǎo)致核心晶體管218和217電壓Vds的降低。對(duì)于那些Ioff與Vds密切相關(guān)的晶體管來說，晶體管217和218的Vds降低可以減小Ioff。對(duì)于具體實(shí)施方案來說，當(dāng)內(nèi)部電源線214和216的衰減導(dǎo)致大約1到200毫伏的電壓降的時(shí)候，Vdd和Vss之間的差異大約為1.3伏特。還有，對(duì)于電路200的實(shí)施方案來說，它只有一個(gè)內(nèi)部電壓線——也就是說，是214和216之一。在這種情況下，晶體管上的全部電壓也會(huì)隨之下降，這是內(nèi)部電源線電壓衰減的結(jié)果。更進(jìn)一步來講，值得注意的是，本發(fā)明的具體實(shí)施方案可以在具有多個(gè)內(nèi)部電源線的情況下實(shí)現(xiàn)，也就是說，在不同結(jié)構(gòu)的核心電路中可以采用多個(gè)內(nèi)部電源線。
出于下列原因，晶體管207和213上的電壓降Vds可以導(dǎo)致在核心電路202的N型MOSFET和P型MOSFET設(shè)備218和217上產(chǎn)生“無源的”Vsb。核心電路中的N型MOSFET 217和P型MOSFET 218的射極和源極是連接在不同電源電壓上的。N型MOSFET 217的源極連接在Vssi上，而其射極連接于Vss上，P型MOSFET 218的源極是連接在Vddi上的，而其射極連接在Vdd上。加在核心電路晶體管218和218上的無源電壓Vsb可以導(dǎo)致其閾值電壓Vt變?yōu)橐粋€(gè)很大的數(shù)值。由于Ioff與Vt成反比，所以Ioff會(huì)隨著Vt的升高而降低。
內(nèi)部電源線214和216隨著核心晶體管217和218適當(dāng)偏置，以確保在將休眠模式下Ioff不至太高。這個(gè)來自于固有負(fù)反饋結(jié)構(gòu)的結(jié)果控制著晶體管207和213，其中該結(jié)構(gòu)中核心電路202的偏高的漏電流Ioff會(huì)導(dǎo)致將休眠模式下的偏高的Vds。在Vdd和Vss之間的電壓差確定的情況下，晶體管207和213中的電壓降Vds越大，內(nèi)部電源線214和216之間的電壓就越小。因此核心晶體管217和218維持了一個(gè)偏低的Vds。晶體管217和218之中的較低Vds可以使流過這些晶體管的漏電流Ioff減小。
將休眠狀態(tài)控制晶體管207和213的有效寬度與核心晶體管217和218的比率是確定Ioff的一個(gè)參數(shù)。在漏電流是由晶體管207和213的Ioff決定時(shí)，如果上面所提到的寬度比率較小，那么會(huì)使晶體管207和213的Vds較大，從而造成Ioff電流的進(jìn)一步減少。這個(gè)電流Ioff主要依靠?jī)蓚€(gè)晶體管207和213的有效寬度。由于晶體管207和213在活動(dòng)模式操作下提供了核心電流，所以應(yīng)該同時(shí)對(duì)于將休眠模式和活動(dòng)模式操作兩個(gè)方面慎重考慮上面所提到的比值。對(duì)于具體實(shí)施方案來說，如果將休眠模式控制晶體管207和213與核心晶體管217和218之間的寬度比為10％，那么所帶來將休眠模式下的Ioff電流可能會(huì)處于很大的范圍之內(nèi)。在活動(dòng)模式下，在適當(dāng)?shù)奈挥赩ddi和Vssi之間的去耦電容C1的作用下，這個(gè)比率會(huì)導(dǎo)致設(shè)備207和213之中的總電壓降少于50毫伏。
當(dāng)電路200處于將休眠模式的時(shí)候，會(huì)在將休眠模式下的Ioff之上提供一個(gè)附加的電流Ioff，以確保核心電路202的Vddi和Vssi電壓不會(huì)衰減到一定程度，即核心ON晶體管的Vds以及Vgs的電導(dǎo)不會(huì)地獄OFF核心晶體管的電導(dǎo)。這個(gè)附加的電流可以確保產(chǎn)生足夠的Vddi和Vssi電壓，以便于ON晶體管有足夠的Vgs偏置并且它們的電導(dǎo)支配著OFF晶體管的電導(dǎo)。在處于將休眠模式下，由控制電路204提供的電流附加量可以確保不致由于核心電路中所有邏輯門中的漏電流Ioff導(dǎo)致內(nèi)部節(jié)點(diǎn)的邏輯狀態(tài)跳轉(zhuǎn)。就如同存儲(chǔ)原件都不會(huì)因?yàn)椤半娏髻Y源缺乏”而丟失其邏輯狀態(tài)一樣，將休眠狀態(tài)具有在消耗最小Ioff電流的時(shí)候維持其邏輯狀態(tài)的特性。
在將休眠模式下為核心設(shè)備提供附加的Ioff電流的裝置包括晶體管209、215、208和217。晶體管209和217作為進(jìn)入將休眠模式的切換器。在連接到二極管的晶體管208和215在飽和狀態(tài)下工作的時(shí)候，該裝置可以為將休眠模式提供附加的控制電流。飽和電流的級(jí)別是由漏-源電壓(Vds)控制的，而Vds是由(Vdd-Vddi)和(Vss-Vssi)的差異以及晶體管209和215的寬度決定的。對(duì)于具體實(shí)施方案來說，晶體管208和215的寬度可以被設(shè)置為核心晶體管217和218有效寬度的0.1％。這樣做確保了將低亞微細(xì)粒CMOS過程的休眠電流級(jí)限制在幾百毫安以內(nèi)，同時(shí)確保了產(chǎn)生一個(gè)強(qiáng)大的Vddi到Vssi的電壓。再有，這個(gè)設(shè)計(jì)是與下面特性相適應(yīng)的——晶體管208和215的Vds是隨著Ids(Ioff)的平方根而變化的，它可以提供由核心電路要求的電流。這是提供必要的最小電流使核心電路202強(qiáng)力偏置的另一個(gè)負(fù)反饋機(jī)制。這個(gè)機(jī)制還可以在電路200中的晶體管出現(xiàn)“漏電流影響”的時(shí)候提供附加的電流。
圖3演示的是線路300，該線路根據(jù)本發(fā)明，使用減少漏電流的線路實(shí)施方案。電路300中有許多靜態(tài)存儲(chǔ)器(SRAM)單元；在虛線中顯示的SRAM單元302就是其中一個(gè)。該單元中包括兩個(gè)由MOSFET對(duì)(303，304)和(305，306)構(gòu)成的交叉耦合反相器。SRAM單元還包括分別聯(lián)接到輸出節(jié)點(diǎn)320和322上的晶體管308和310；晶體管308和320還分別被聯(lián)接到位線326和328上。電路300可與在圖2中顯示的線路204結(jié)合使用，以便在該單元處于休眠狀態(tài)的時(shí)候，減少漏電流情況的發(fā)生；并在單元處于將休眠狀態(tài)時(shí)，提供額外的電流。
電路300除了包含SRAM單元302之外，還包括允許在SRAM電路中減少漏電流線路的字線驅(qū)動(dòng)線路312。該驅(qū)動(dòng)線路驅(qū)動(dòng)SRAM字線330。字線驅(qū)動(dòng)器312包括內(nèi)部電力干線Vddi314和Vssi316，它們以與圖2的實(shí)施方案中內(nèi)部電力干線的同樣方式運(yùn)行。此外，線路312還包括兩個(gè)晶體管其中一個(gè)包含反相器313和315，另一個(gè)包含反相器318和320。
線路312用于當(dāng)晶體管308和310處于關(guān)閉狀態(tài)，在穿越它們的時(shí)候減少漏電流情況的發(fā)生。其次，線路312還會(huì)在它其中一些設(shè)備處于關(guān)閉狀態(tài)的時(shí)候消耗一定量的電力源極。設(shè)定SRAM單元處于以下狀態(tài)中節(jié)點(diǎn)320設(shè)置為邏輯1，節(jié)點(diǎn)302設(shè)置為邏輯0。因此，晶體管308擁有邏輯數(shù)1；而晶體管308也有邏輯1，當(dāng)位線的閾值伏特量Vddi等同于更高的內(nèi)部電源線316被設(shè)置的伏特?cái)?shù)的時(shí)候，該邏輯1被聯(lián)接到位線326上。位線326和328會(huì)在處于斷電狀態(tài)——休眠、掛起和將休眠的各種不活躍狀態(tài)下，保持在Vddi的閾值伏特?cái)?shù)水平上。因此晶體管308在有無源極的狀態(tài)下所耦合的伏特?cái)?shù)都是相同的。
當(dāng)字線330被設(shè)置被邏輯0，晶體管308就會(huì)斷電。但是由于晶體管308在有無源極的狀態(tài)下所耦合的伏特?cái)?shù)都是相同的——也就是Vddi，因此穿越晶體管308的Vds就大概是0伏特。這樣就不會(huì)在穿越晶體管308的時(shí)候出現(xiàn)漏電流的情況了。
晶體管310的源極耦合到閾值為Vddi的位線328上。晶體管310的源極借由把那個(gè)節(jié)點(diǎn)拖拽到較低的內(nèi)部干線Vssi的晶體管306，被設(shè)置為邏輯0。補(bǔ)充伏特，即邏輯0，就被儲(chǔ)存在SRAM單元的另一邊。為減少穿越晶體管310的漏電流情況，線路312提供了一種解決方案把晶體管310的電路極偏壓到較低的內(nèi)部干線Vss，而非Vssi。這樣，當(dāng)節(jié)點(diǎn)322處的源極伏特大致等同于Vssi，電路極的伏特?cái)?shù)大致等于Vss的時(shí)候，晶體管310從電路極到源極的伏特?cái)?shù)就擁有了臨界值。子臨界值Vgs會(huì)縮減漏電流狀態(tài)的方式，公式如下IDS＝(z)aCT(nI)2(1-e-βVD)eβΨs(βΨ3)-0.5Leff2B2NA其中Ψs＝(Vgs-VFB)-a2{[1+4(βVgs-βVFB-1)]0.5-1}2β a2想了解更多關(guān)于這些公式的資料，請(qǐng)參閱由S.M.Sze編寫的《半導(dǎo)體設(shè)備物理學(xué)》一書。從上面的公式可看出漏電流情況完全取決于Vgs。由于晶體管310的漏電流電路大約是由40％穿越SRAM單元的電路構(gòu)成的；那么通過晶體管的操作伏特和寬度指數(shù)，就能節(jié)省大約40％的電力。
晶體管306的漏電流現(xiàn)象可由根據(jù)內(nèi)部電源線坍縮建立的機(jī)制，這樣導(dǎo)致源極射極伏特Vsb為SRAM單元所開發(fā)。這種電力節(jié)省與圖2有關(guān)的核心電路類似。SRAM單元的對(duì)稱性會(huì)在單元中的儲(chǔ)存狀態(tài)與上述狀態(tài)正相反，也就是節(jié)點(diǎn)320設(shè)置為邏輯0，節(jié)點(diǎn)322設(shè)置為邏輯1的時(shí)候，導(dǎo)致同樣的漏電流現(xiàn)象。
要想把字線330設(shè)置為Vss而不是Vssi，可以使用兩種反相器。第一個(gè)反相器包括晶體管313和315，其中313的源極被設(shè)置到Vss而非Vssi。當(dāng)邏輯1伏特應(yīng)用于晶體管313和315的電路極的時(shí)候，晶體管313會(huì)把電壓推到連接到字線330的Vss而非Vssi。這會(huì)導(dǎo)致字線330被設(shè)置到Vss，從而降低晶體管310的漏電流量至可忽略的水平。
第二個(gè)反相器包括晶體管318和320。晶體管320的源極被耦合到Vdd，而不是Vddi。當(dāng)字線選擇了從線340上驅(qū)動(dòng)的信號(hào)WLSEL，被設(shè)置為Vssi。當(dāng)晶體管320的源極被耦合到Vdd的時(shí)候，晶體管320把第二個(gè)反相器的輸出節(jié)點(diǎn)332降低至大致等于Vdd的伏特值。由于節(jié)點(diǎn)332是連接在晶體管313和315的門極上的，晶體管315的柵-源電壓在Vdd大于Vddi的時(shí)候要比閾值電壓低。這種情況會(huì)導(dǎo)致晶體管315的漏電流比它在其他情況下要低很多，這是由于這個(gè)晶體管的柵-源電壓Vgs。是正的。正電壓Vgs會(huì)大大降低漏電流。實(shí)際情況是，PMOS設(shè)備可以被負(fù)電壓Vgs增大打開程度或者被正電壓Vgs增大關(guān)閉程度。上面提到的關(guān)于Ioff和Vgs的表達(dá)式同樣適用于PMOS設(shè)備，但是注意，其極性是相反的。通過這種方法，我們就確保了流經(jīng)相關(guān)設(shè)備315的漏電流不會(huì)由于把晶體管315的漏極連接到Vss而不是Vssi使得Vds升高，而造成漏電流的激增。否則的話，這個(gè)過大的漏電流很可能基本取消讓相關(guān)的SRAM單元302的字線330位于Vss而獲得的增益。注意，SRAM可以讓許多這樣的SRAM單元連接到字線330上。在具體實(shí)施方案中，SRAM單元的數(shù)目位140個(gè)。
由于把晶體管320的源極通過設(shè)備318連接到Vdd上，會(huì)使漏電流增加。而這都可以通過減小晶體管320和318的尺寸而減小。這些晶體管的尺寸都足以驅(qū)動(dòng)那些出現(xiàn)在節(jié)點(diǎn)332上的電容性負(fù)載——也就是說，設(shè)備315和313的門極。另外，在掉電的情況下，包括設(shè)備318、329、以及334的串連堆棧幾乎不會(huì)產(chǎn)生漏電流，這時(shí)由于這三個(gè)串連設(shè)備處于切斷狀態(tài)。
電路300還包括一個(gè)由晶體管329、333、334和392組成的NAND電路。Vdd到Vssi(第二個(gè)反相器就連接在其上)之間較大的電壓通過由318、329和334組成的三重堆棧而下降。其中的三個(gè)堆堆棧都是在掉電狀態(tài)的切斷區(qū)域中工作的。這個(gè)串連式的組合在上部設(shè)備318和329上創(chuàng)建了一個(gè)源到主體的電壓，而每個(gè)晶體管的Vds式通過在它們之間區(qū)分不同的(Vdd-Vssi)電壓來產(chǎn)生的，其中每個(gè)晶體管的Vds都近似等于(Vdd-Vssi)/3。
晶體管333被連接在329和334的雙堆棧上。在這些設(shè)備處于OFF狀態(tài)時(shí)，其漏電流非常小。通過使用這種配置，WL驅(qū)動(dòng)器電路的全部漏電流大約是傳統(tǒng)WL驅(qū)動(dòng)器電路上的30％。因此，通過使用這種WL驅(qū)動(dòng)器電路，漏電流不僅在整個(gè)陣列設(shè)備中，而且在WL驅(qū)動(dòng)器電路本身之中也得到了很好的控制。
本領(lǐng)域的技術(shù)人員可以理解，當(dāng)采用WLSEL的時(shí)候，節(jié)點(diǎn)332本質(zhì)上是三態(tài)的。但是虛假地(VGND)338是邏輯狀態(tài)1，也就是說，是在Vddi值上。節(jié)點(diǎn)332由PMOS晶體管335和VGND#信號(hào)通過線路336維持在高態(tài)。其中，線路336總是通過線路338被指定為VGND信號(hào)的反態(tài)。這個(gè)PMOS“保持器”設(shè)備335的源極的電壓為Vdd。
在本發(fā)明的第二個(gè)實(shí)施方案中，一個(gè)如同圖4中所示的更為傳統(tǒng)的字線(WL)驅(qū)動(dòng)器電路將被改動(dòng)，使其以圖3中所說明相類似的方式減少其漏電流。WL驅(qū)動(dòng)器電路由NAND門402和反相器403組成，它可以在選擇輸入WLSEL(404)和同步時(shí)鐘輸入CLK(405)的基礎(chǔ)上驅(qū)動(dòng)字線(WL)。在前面提出的實(shí)施方案中，是通過把WL電壓降低到Vss而不是Vssi，來降低在SRAM單元的晶體管之中的Ioff的。它是通過圖5中所示的電路配置來完成的。
在圖5中，反相器403是由核心晶體管415和413組成的。晶體管413的源極和射極被連接到Vss(節(jié)點(diǎn)414)上，以便驅(qū)動(dòng)WL節(jié)點(diǎn)到0伏特(Vss)而不是前面所描述的Vssi。就如前面所描述的那樣，如果所造成的影響不被由NAND門402產(chǎn)生的正電壓Vgs在PMOS設(shè)備415上消除的話，晶體管415上過高的Vds會(huì)通過設(shè)備415使漏電流激增。這個(gè)電壓是通過線路431在把晶體管420和421的源極連接到Vdd產(chǎn)生WLN信號(hào)而產(chǎn)生的。如在前面的實(shí)施方案中一樣，這樣做可以通過字線驅(qū)動(dòng)器晶體管415限制Ioff。
在由晶體管422和423組成的串連堆棧中出現(xiàn)的電壓增加的情況，并不會(huì)通過這些晶體管產(chǎn)生大的Ioff，就如同它們?cè)诙褩＝Y(jié)構(gòu)中的配置方式一樣。這在限制前面提到的漏電流方面非常有效。如果說圖3所示的實(shí)施方案可以由于SRAM陣列中的Ioff而更有效地限制電力消耗的話，圖4和圖5之中的實(shí)施方案將由于其簡(jiǎn)單性而更為可行。
在前面的發(fā)明詳述中，我們是通過這里所列出的具體實(shí)施方案來作為發(fā)明的參考的。然而很明顯，即使在這些方案中還會(huì)出現(xiàn)很多修改和變化，但是這些都將是在不離開下面的發(fā)明權(quán)利要求的主要精神和范圍的。相應(yīng)地，發(fā)明詳述和圖示是說明性的而不是限制性。
權(quán)利要求
1.一種電路，包括核心電路；和連接到核心電路的控制電路，它可以在核心電路處于休眠模式的時(shí)候減少核心電路之中的漏電流，并在核心電路處于將休眠模式的時(shí)候維持核心電路的邏輯狀態(tài)。
2.權(quán)利要求1的電路，其中核心電路包括至少一個(gè)活動(dòng)設(shè)備和控制電路包括可以調(diào)節(jié)至少一個(gè)活動(dòng)設(shè)備的源-射電壓的設(shè)備。
3.權(quán)利要求2的電路，它連接到一對(duì)外部電源線上。其中控制電路包括一對(duì)可以把核心電路偏置到電源電壓的內(nèi)部電源線，而電源電壓值比外部電源線的電壓絕對(duì)值要小。
4.權(quán)利要求3的電路，其中至少一個(gè)活動(dòng)設(shè)備的源-射電壓充分等于外部電源線電壓和內(nèi)部電源線電壓的電壓差。
5.權(quán)利要求4的電路，其中的控制電路包括一個(gè)帶有可調(diào)節(jié)電導(dǎo)的設(shè)備，該電導(dǎo)連接于內(nèi)部電源線和相應(yīng)的外部電源線之間，它可以產(chǎn)生射-源電壓。
6.權(quán)利要求1的電路，其中核心電路包括至少一個(gè)活動(dòng)設(shè)備，而控制電路包括一個(gè)可以在核心電路處于休眠狀態(tài)的時(shí)候減少至少一個(gè)活動(dòng)設(shè)備的漏-源電壓的電路。
7.權(quán)利要求6的電路，其中降低漏-源電壓的電路包括一對(duì)可以偏置核心電路的內(nèi)部電源線。在核心電路處于休眠模式時(shí)，如果外部電源線偏置核心電路的話，內(nèi)部電源線產(chǎn)生的電壓降將會(huì)小于在外部電源線產(chǎn)生的電壓降。
8.權(quán)利要求1的電路，其中的控制電路包括一個(gè)可以在核心電路處于將休眠模式下產(chǎn)生電流來維持核心電路邏輯狀態(tài)的設(shè)備。
9.權(quán)利要求8的電路，其中控制電路還包括一個(gè)開關(guān)設(shè)備。當(dāng)核心電路處于將休眠模式的時(shí)候，開關(guān)打開；當(dāng)核心電路處于休眠模式的時(shí)候，開關(guān)關(guān)閉。
10.一種電路，包括一個(gè)靜態(tài)隨機(jī)訪問存儲(chǔ)器(SRAM)電路，它包括至少一個(gè)字線和至少一個(gè)連接到至少一個(gè)字線的SRAM單元；以及一個(gè)字線驅(qū)動(dòng)器，它連接到SRAM電路上，可以驅(qū)動(dòng)至少一個(gè)字線并可以減少SRAM電路消耗的電力。
11.權(quán)利要求10的電路，其中字線驅(qū)動(dòng)器被連接到MOSFET，而MOSFET被連接于至少一個(gè)SRAM單元之上。
12.權(quán)利要求14的電路，它連接在一對(duì)更高和更低外部電源線上。該電路還包括一對(duì)更高和更低內(nèi)部電源線，其中外部電源線之間的電壓降比內(nèi)部電源線之間的電壓降要大。
13.權(quán)利要求12的電路，其中SRAM單元被更高和更低內(nèi)部電源線偏置。
14.權(quán)利要求12的電路，其中的字線驅(qū)動(dòng)器還包括第二個(gè)反相器，它可以讓一個(gè)輸入節(jié)點(diǎn)接收字線選擇信號(hào)，并讓一個(gè)輸出節(jié)點(diǎn)連接到第一個(gè)反相器的輸入節(jié)點(diǎn)上。
15.權(quán)利要求10的電路，它還包括一個(gè)連接到SRAM電路的控制電路，它可以在SRAM電路處于休眠模式的時(shí)候減少SRAM電路中的漏電流，并且可以在SRAM電路處于將休眠模式的時(shí)候維持SRAM電路的邏輯狀態(tài)。
16.一種電路，包括核心電路；和一個(gè)連接到核心電路的控制電路。它可以在電路處于將休眠模式下維持核心電路的邏輯狀態(tài)。
17.電路包括核心電路；以及一個(gè)連接到核心電路的漏電流控制電路。當(dāng)核心電路處于電源被關(guān)閉的第一種模式，減少核心電路的漏電流，和當(dāng)核心電路處于第二種模式下，維持核心電路的邏輯狀態(tài)，在第二種模式下被核心電路消耗的功率要比當(dāng)電路處于活動(dòng)模式的第三種模式之下所消耗的功率要少。
18.一種在電路中控制電力消耗的方法，該方法包括通過在電路處于休眠模式下的時(shí)候減少偏置電路的電源電壓來減少漏電流；和當(dāng)電路處于將休眠模式的時(shí)候產(chǎn)生漏電流的附加電流來維持電路的邏輯狀態(tài)。
19.權(quán)利要求18的方法，其中減少漏電流包括通過一對(duì)內(nèi)部電源線來偏置電路，而當(dāng)電路處于活動(dòng)模式的時(shí)候，該內(nèi)部電源線的電壓降比外部電源線之間的電壓降要低。
20.權(quán)利要求18的方法，其中產(chǎn)生源極到射極電壓包括將MOSFET設(shè)備的射極連接到低級(jí)電壓內(nèi)部電源線上，而把MOSFET設(shè)備的源極連接到低級(jí)電壓外部電源線上。
全文摘要
本發(fā)明在一個(gè)實(shí)施方案之中提供了一個(gè)電路,它包括一個(gè)核心電路(202)以及一個(gè)連接到核心電路(202)上的控制電路(204)。控制電路(204)在核心電路處于靜止?fàn)顟B(tài)的時(shí)候減少了核心電路(202)中的漏電流。當(dāng)核心電路(202)處于將休眠狀態(tài)時(shí),控制電路(204)可以使它保持一種邏輯狀態(tài)。
文檔編號(hào)G11C11/413GK1354908SQ00806990
公開日2002年6月19日 申請(qǐng)日期2000年4月20日 優(yōu)先權(quán)日1999年4月30日
發(fā)明者B·R·麥克丹尼爾, L·T·克拉克 申請(qǐng)人:英特爾公司