本發(fā)明涉及一種絕緣體上壓電(poi)襯底，其依次包括支撐襯底、俘獲結構、介電層和壓電層，還涉及一種用于制造這種poi襯底的方法。

背景技術：

1、這種襯底在現(xiàn)有技術中是已知的。諸如傳感器或濾波器的器件是在壓電層中和/或壓電層上生產的。

2、俘獲結構可以減少支撐襯底和介電層之間的界面處與副作用相關的損耗。這是因為在支撐襯底和介電層之間插入的俘獲層用于降低自由載流子的密度并防止費米能級的變化。這導致支撐襯底具有更高且恒定的電阻率，從而可以減少副作用，例如信號的衰減，諧波信號的產生或直接耦合。

3、然而，據(jù)觀察，在制造poi襯底時或之后的熱處理過程中，壓電層的金屬元素(例如鋰)可能會穿過介電層和俘獲結構擴散到與支撐襯底的界面。這些金屬元素的積累降低了俘獲結構的性能品質，從而對副作用的抑制產生負面影響。

4、因此，本發(fā)明的目的是減少金屬元素擴散穿過poi襯底結構的有害影響。

技術實現(xiàn)思路

1、本發(fā)明的目的是通過一種絕緣體上壓電(poi)襯底來實現(xiàn)的，其包括：支撐襯底，特別是基于硅的襯底；壓電層，特別是鉭酸鋰(lto)層或鈮酸鋰(lno)層；介電層，特別是硅氧化物層，其夾在壓電層和支撐襯底之間；俘獲結構，其夾在介電層和支撐襯底之間，其特征在于，所述俘獲結構包括至少兩個俘獲層，所述俘獲層通過介電中間層而彼此分隔開。將俘獲結構分離為至少兩個俘獲層，在兩個俘獲層之間具有介電層，使得可以在俘獲層與中間層之間的界面處隔離金屬元素的一部分污染，從而降低俘獲結構與支撐結構之間的界面處金屬元素的累積水平。因此，可以有效地減少副作用。支撐襯底可以優(yōu)選具有大于或等于500ω.cm的電阻率。

2、根據(jù)一個實施方案，poi襯底的俘獲層可以基于多晶硅或非晶硅或多孔硅或者基于硅碳化物(sic)。這些層有效地減少了副作用。

3、根據(jù)一個實施方案，poi襯底的介電中間層可以是硅氧化物層，特別是天然硅氧化物層，或者是通過化學氣相沉積(cvd)而沉積的層或通過熱氧化而獲得的層。硅氧化物易于生產，同時在俘獲結構的中間層的界面處可以觀察到擴散的金屬元素的積累。

4、根據(jù)一個實施方案，poi襯底的介電中間層可以具有等于或小于5nm，特別地等于或小于1nm的厚度。即使是如此低厚度的層也顯示出對減少副作用的影響。

5、根據(jù)一個實施方案，至少兩個俘獲層中的至少兩個可以具有一種或更多種不同的物理性質，特別是晶粒尺寸。因此，可以進一步改善對副作用的抑制。

6、根據(jù)一個實施方案，poi襯底的每個俘獲層可以具有相同的厚度。根據(jù)一種可替代方案，poi襯底的至少一個俘獲層可以具有與其它俘獲層不同的厚度。這使得可以優(yōu)化poi襯底的性能。

7、根據(jù)一個實施方案，poi襯底的俘獲結構可以具有等于或小于5μm，優(yōu)選等于或小于2μm的厚度。因此，即使使用比現(xiàn)有技術更薄的俘獲結構，也可以令人滿意地減少副作用。

8、本發(fā)明的目的還通過用于制造上述絕緣體上壓電(poi)襯底的方法來實現(xiàn)，所述方法包括以下階段：提供支撐襯底，特別是基于硅的襯底；提供包括壓電層的襯底，特別是包括鉭酸鋰(lto)或鈮酸鋰(lno)的襯底；在支撐襯底的上方形成俘獲結構；在包括壓電層的襯底的上方和/或俘獲結構的上方形成介電層，特別是硅氧化物層；將包括壓電層的襯底與支撐襯底組裝，以使介電層和俘獲結構夾在壓電層和支撐襯底之間，其特征在于，形成俘獲結構的階段包括形成第一俘獲層、在第一俘獲層上形成介電中間層以及在介電中間層上形成第二俘獲層。通過這種方法，可以獲得一種襯底，其可以有效地減少金屬元素向支撐襯底擴散的負面影響。

9、根據(jù)一個實施方案，用于制造壓電襯底的方法可以另外包括以下階段：在壓電層的內部形成弱化區(qū)；以及沿著弱化區(qū)進行斷裂，以便在組裝階段后將壓電層的一部分與包括壓電層的襯底的其余部分分離，從而將壓電層的一部分轉移到支撐襯底上。該方法使得可以在工業(yè)上制造根據(jù)本發(fā)明的poi襯底。

技術特征：

1.絕緣體上壓電(poi)襯底，其包括：

2.根據(jù)權利要求1所述的絕緣體上壓電(poi)襯底，其中，所述俘獲層(104a、104c)基于多晶硅和/或非晶硅和/或多孔硅和/或基于硅碳化物(sic)。

3.根據(jù)權利要求1或2所述的絕緣體上壓電(poi)襯底，其中，所述介電中間層(104b)是硅氧化物層，特別是天然硅氧化物層，或者是通過化學氣相沉積(cvd)而沉積的層或通過熱氧化而獲得的層。

4.根據(jù)權利要求1至3中任一項所述的絕緣體上壓電(poi)襯底，其中，所述介電中間層(104b)具有等于或小于5nm，特別地等于或小于1nm的厚度。

5.根據(jù)權利要求1至4中任一項所述的絕緣體上壓電(poi)襯底，其中，每個俘獲層(104a、104c)具有相同的厚度。

6.根據(jù)權利要求1至5中任一項所述的絕緣體上壓電(poi)襯底，其中，至少一個俘獲層(304a)具有與其它俘獲層(304c、304e)不同的厚度，特別是直接設置在支撐襯底上的俘獲層(304a)比其它俘獲層更厚。

7.根據(jù)權利要求1至6中至少一項所述的絕緣體上壓電(poi)襯底，其中，所述俘獲結構(104)具有等于或小于5μm，優(yōu)選等于或小于2μm的厚度。

8.用于制造根據(jù)權利要求1至7中任一項所述的絕緣體上壓電(poi)襯底的方法，所述方法包括以下階段：

9.根據(jù)權利要求8所述的用于制造壓電襯底的方法，所述方法進一步包括以下階段：

技術總結
本發(fā)明公開了一種絕緣體上壓電(POI)襯底，其包括：載體襯底(102)，特別是基于硅的襯底；壓電層(108)，特別是鉭酸鋰(LTO)層或鈮酸鋰(LNO)層；介電層(106)，特別是硅氧化物層，其夾在壓電層(108)和襯底(102)之間；俘獲結構(104)，其夾在介電層(106)和載體襯底(102)之間。POI襯底的特征在于，所述俘獲結構(104)包括至少兩個俘獲層(104a、104c)，這些層分別通過介電中間層(104b)分隔。本發(fā)明還公開了一種用于生產絕緣體上壓電(POI)襯底的方法。

技術研發(fā)人員：R·考米隆,F·阿利貝爾,I·貝特朗
受保護的技術使用者：SOITEC公司
技術研發(fā)日：
技術公布日：2024/12/23