本申請實施例涉及半導體技術領域,尤其涉及一種esd保護電路及esd保護方法。
背景技術:
在大規(guī)模集成電路中,為了應對esd(electro-staticdischarge,靜電釋放)事件,一般需要為芯片系統設置esd保護電路來處理esd事件來保護芯片系統的內部電路,以使其免遭esd事件的損害。
通常,芯片系統的工作電壓低于向其供電的供電系統的電壓,因此,芯片系統中用到的大都是非高耐壓半導體如普通晶體管,相應地需要為這些普通晶體管設計制作通用的掩膜版;而設置在芯片系統中的esd保護電路除了可能會用到普通晶體管外,還需要用到單個高耐壓半導體如高耐壓晶體管,以滿足釋放靜電和耐受較高電壓如供電系統的電壓的要求。
然而,一方面,高耐壓晶體管由于在規(guī)格等方面不同于普通晶體管,難以利用上述通用的掩膜版,因而需要專門為其制作代價較高的掩膜版;另一方面,芯片系統中用到的大都是普通晶體管,而并不會用到高耐壓晶體管。因此,在esd電路中使用高耐壓晶體管無疑會導致芯片系統制造成本的增加。
例如,usb芯片系統的工作電壓通常是3.3v,向其供電的供電系統的電壓通常為5v。在usb芯片系統中會使用到多個3.3v普通晶體管,對應地會為這些普通晶體管設計制作通用的掩膜版;而設置在芯片系統中的esd保護電路會用到單個5v高耐壓晶體管以釋放靜電和耐受5v的較高電壓,對應的需要為5v高耐壓晶體管專門設計制作代價較高的掩膜版。但是usb芯片系統只需用到3.3v的普通晶體管,而并不需要用到5v高耐壓晶體管。因此,在所述esd電路中使用5v高耐壓晶體管無疑會增加usb芯片系統的制造成本。
由上可知,如何使得設置在芯片系統中的esd保護電路既能滿足耐受較高電壓和釋放靜電的要求,又能有效降低芯片系統的制造成本,成為當前的熱門研究課題。
技術實現要素:
有鑒于此,本申請實施例提供的esd保護電路及esd保護方法,用以至少解決現有技術中存在的上述問題。
本申請實施例第一個方面提供一種esd保護電路,所述esd保護電路設置在芯片系統中,所述esd保護電路包括:使能單元和泄放單元;
使能單元用于根據供電系統的工作狀態(tài)生成對應的觸發(fā)信號,所述工作狀態(tài)至少包括正常上電狀態(tài)和正脈沖esd事件狀態(tài);
泄放單元用于在與所述正常工作狀態(tài)對應的觸發(fā)信號的觸發(fā)下進入分壓狀態(tài),并在分壓狀態(tài)時承受供電系統輸出的電信號,或者在與所述正脈沖esd事件狀態(tài)對應的觸發(fā)信號的觸發(fā)下進入泄放狀態(tài),并在泄放狀態(tài)時泄放供電系統處于正脈沖esd事件狀態(tài)時出現的靜電;
泄放單元中的半導體器件共用芯片系統中的半導體對應的一個或多個掩膜版。
可選地,在本申請一具體實施例中,泄放單元在供電系統處于負脈沖esd事件狀態(tài)時,通過與地導通泄放供電系統處于負脈沖esd事件狀態(tài)時出現的靜電。
可選地,在本申請一具體實施例中,使能單元包括多個開關,所述多個開關根據所述正常上電狀態(tài)或者正脈沖esd事件狀態(tài)分別作開關動作;使能單元在所述多個開關的開關動作的配合下生成對應的觸發(fā)信號。
可選地,在本申請一具體實施例中,使能單元包括第一開關電路和第二開關電路,第一開關電路包括至少一個第一開關,第二開關電路包括多個第二開關;所述至少一個第一開關和所述多個第二開關根據供電系統的正常上電狀態(tài)或者正脈沖esd事件狀態(tài)分別作開關動作;使能單元在所述多個第一開關和多個第二開關的開關動作的配合下生成對應的觸發(fā)信號。
可選地,在本申請一具體實施例中,第一開關電路為壓降電路,所述第一開關為晶體管;壓降電路用于對供電系統處于正常上電狀態(tài)或者正脈沖esd事件狀態(tài)時的電壓進行降壓處理,得到第一觸發(fā)信號;第二開關電路用于根據所述第一觸發(fā)信號生成第二觸發(fā)信號;泄放單元在第一觸發(fā)信號和第二觸發(fā)信號的觸發(fā)下進入分壓狀態(tài)或者泄放狀態(tài)。
可選地,在本申請一具體實施例中,壓降電路包括單個晶體管,或者n個晶體管;所述n晶體管中,前一級晶體管的輸出與相鄰后一級晶體管的輸入連接,n≥2。
可選地,在本申請一具體實施例中,所述晶體管為pmos管;
壓降電路包括單個pmos管時,所述單個pmos管的源極和襯底與供電系統連接,柵極和漏極與第二開關電路的輸入連接,并與泄放單元的第一輸入端連接;所述單個pmos管對供電系統進行降壓后,生成相應第一觸發(fā)信號;
壓降電路包括n個pmos管時,所述n個pmos管中,前一級pmos管的漏極與相鄰后一級pmos管的源極連接,第一個pmos管的源極與供電系統連接,第i個pmos管的柵極與第i個pmos管的漏極連接,各個pmos管的襯底均與供電系統連接,最后一個pmos管的柵極和源極與第二開關電路的輸入連接,并與泄放單元的第一輸入端連接,i依次取1~n;所述n個pmos管對供電系統進行逐級降壓,生成第一觸發(fā)信號。
可選地,在本申請一具體實施例中,所述晶體管為nmos管;
壓降電路包括單個nmos管時,所述單個nmos管的柵極和漏極與供電系統連接,其源極與第二開關電路的輸入端連接,并與泄放單元的第一輸入端連接;所述單個nmos管對供電系統進行降壓后,生成第一觸發(fā)信號;
壓降電路包括n個nmos管時,所述n個nmos管中,第一個nmos管的漏極與供電系統連接,第i個nmos管的柵極與第i個nmos管的漏極連接,前一級nmos管的源極與相鄰后一級nmos管的漏極連接,最后一個nmos管的源極與第二開關電路的輸入端連接,并與泄放單元的第一輸入端連接,i依次取1~n;所述n個nmos管對供電系統進行逐級降壓,生成第一觸發(fā)信號。
可選地,在本申請一具體實施例中,第二開關電路為延時電路,延時電路的輸出端與泄放單元的第二輸入端連接;延時電路用于對第一觸發(fā)信號進行延時處理,得到第二觸發(fā)信號。
可選地,在本申請一具體實施例中,延時電路包括第一pmos管和第二pmos管;第一pmos管的漏極、襯底和源極與壓降電路的輸出端連接,其柵極與第二pmos管的源極和襯底連接,并與泄放單元的第二輸入端連接;第二pmos管的漏極和柵極與地連接;當供電系統處于正常上電狀態(tài)時,第一觸發(fā)信號和第二觸發(fā)信號均為高電平觸發(fā)信號,泄放單元在高電平的第一觸發(fā)信號和高電平的第二觸發(fā)信號的觸發(fā)下進入分壓狀態(tài);當供電系統處于正脈沖esd事件狀態(tài)時,第一觸發(fā)信號為高電平觸發(fā)信號,第二觸發(fā)信號為低電平觸發(fā)信號,泄放單元在高電平的第一觸發(fā)信號和低電平的第二觸發(fā)信號的觸發(fā)下進入泄放狀態(tài)。
可選地,在本申請一具體實施例中,第二開關電路包括延時電路和反相電路;延時電路的輸入端與壓降電路的輸出端連接,其輸出端與反相器的輸入端連接;反相器的輸出端與泄放單元的第二輸入連接;延時電路用于對第一觸發(fā)信號進行延時處理,得到延時信號;反相器用于對延時信號進行反相處理得到第二觸發(fā)信號。
可選地,在本申請一具體實施例中,延時電路包括:pmos管和nmos管;所述pmos管的源極和襯底與壓降電路的輸出端連接,其漏極分別與所述nmos管的柵極和反相器的輸入端連接,其柵極以及所述nmos管的漏極、源極和襯底與地連接;反相器的輸出端與泄放單元的第二輸入端連接;當供電系統處于正常上電狀態(tài)時,第一觸發(fā)信號為高電平觸發(fā)信號,延時信號為低電平觸發(fā)信號,延時信號經反相器反相處理后所得到的第二觸發(fā)信號為高電平觸發(fā)信號,泄放單元在高電平的第一觸發(fā)信號和高電平的第二觸發(fā)信號的觸發(fā)下進入分壓狀態(tài);當供電系統處于正脈沖esd事件狀態(tài)時,第一觸發(fā)信號為高電平觸發(fā)信號,延時信號為高電平觸發(fā)信號,延時信號經反相器的反相處理所得到的第二觸發(fā)信號為低電平觸發(fā)信號,泄放單元在高電平的第一觸發(fā)信號和低電平的第二觸發(fā)信號的觸發(fā)下進入泄放狀態(tài)。
可選地,在本申請一具體實施例中,反相器包括:pmos管和nmos管;所述pmos管的源極和襯底與壓降電路的輸出連接,其柵極和所述nmos的柵極與所述延時電路的輸出連接,其源極和所述nmos管的漏極與泄放單元的第二輸入連接;所述nmos管的源極和襯底與地連接;反相器在延時信號、第一觸發(fā)信號和地信號的作用下控制所述pmos管和所述nmos管的開關動作,得到與延時信號反相的第二觸發(fā)信號。
可選地,在本申請一具體實施例中,泄放單元包括多個第三開關;所述多個第三開關在第一觸發(fā)信號和第二觸發(fā)信號的觸發(fā)下分別作開關動作;泄放單元在所述多個第三開關的開關動作的配合下進入分壓狀態(tài)或者泄放狀態(tài)。
可選地,在本申請一具體實施例中,泄放單元具體包括兩個第三開關;所述兩個第三開關在高電平的第一觸發(fā)信號和高電平的第二觸發(fā)信號的觸發(fā)下作關閉動作,泄放單元在所述關閉動作的作用下進入分壓狀態(tài);所述兩個第三開關在高電平的第一觸發(fā)信號和低電平的第二觸發(fā)信號的觸發(fā)下作開啟動作,泄放單元在所述開啟動作的作用下進入泄放狀態(tài)。
可選地,在本申請一具體實施例中,所述兩個第三開關分別為第一nmos管和第二nmos管;第一nmos管的柵極作為泄放單元的第一輸入端與壓降電路的輸出端連接,其源極與第二nmos管的漏極連接,其襯底以及第二nmos管的源極和襯底與地連接,其漏極與供電系統連接;第二nmos管的柵極作為泄放單元的第二輸入端與第二開關電路的輸出端連接;
當供電系統處于正常上電狀態(tài)時,第一觸發(fā)信號為高電平的觸發(fā)信號,第二觸發(fā)信號為低電平的觸發(fā)信號,第一nmos管和第二nmos管在高電平的第一觸發(fā)信號和低電平的第二觸發(fā)信號的觸發(fā)下作關閉動作,泄放單元在所述關閉動作的作用下進入分壓狀態(tài);當供電系統處于正脈沖esd事件狀態(tài)時,第一觸發(fā)信號和第二觸發(fā)信號均為高電平的觸發(fā)信號,第二nmos管在第二觸發(fā)信號的觸發(fā)下作開啟動作,第一nmos管在第二nmos管導通后,在第一觸發(fā)信號的觸發(fā)下作開啟動作,泄放單元在第一個所述nmos管和第二個所述nmos管的開啟動作的作用下進入泄放狀態(tài)。
可選地,在本申請一具體實施例中,第一個所述nmos管在供電系統處于負脈沖esd事件狀態(tài)時,通過其漏極與地導通泄放供電系統處于負脈沖esd事件狀態(tài)時出現的靜電。
本申請實施例第二個方面提供一種esd保護方法,該方法包括:
根據供電系統的工作狀態(tài)生成對應的觸發(fā)信號,所述工作狀態(tài)至少包括正常上電狀態(tài)和正脈沖esd事件狀態(tài);
在與所述正常工作狀態(tài)對應的觸發(fā)信號的觸發(fā)下進入分壓狀態(tài),并在分壓狀態(tài)時承受供電系統輸出的電信號,或者在與所述正脈沖esd事件狀態(tài)對應的觸發(fā)信號的觸發(fā)下在進入泄放狀態(tài),并在泄放狀態(tài)時泄放供電系統處于正脈沖esd事件狀態(tài)時出現的靜電。
可選地,在本申請一具體實施例中,該方法還包括:在供電系統處于負脈沖esd事件狀態(tài)時,通過與地導通泄放供電系統處于負脈沖esd事件狀態(tài)時出現的靜電。
由以上技術方案可見,本申請實施例中,使能單元可根據與供電系統的正常上電狀態(tài)對應的觸發(fā)信號進入分壓狀態(tài),以耐受供電系統輸出的較高電壓,從而保證供電系統對芯片系統的正常供電;還可根據與供電系統的正脈沖esd事件狀態(tài)對應的觸發(fā)信號進入泄放狀態(tài),以泄放供電系統處于正脈沖esd事件狀態(tài)時出現的靜電,從而對芯片系統(含其內部電路)起到保護作用。并且由于泄放單元中的半導體器件可共用芯片系統中的半導體對應的一個或多個掩膜版,因而不需要再專門為泄放單元中的半導體器件設計制作掩膜版,因此可有效降低芯片系統的制造成本。
附圖說明
圖1為本申請實施例一提供的esd保護電路原理圖。
圖2為本申請實施例二提供的esd保護電路原理圖。
圖3為本申請實施例三提供的esd保護電路原理圖。
圖4為本申請實施例四提供的esd保護電路原理圖。
圖5為本申請實施例五提供的esd保護電路原理圖。
圖6為本申請實施例六提供的esd保護電路原理圖。
具體實施方式
為使本領域的普通技術人員更好地理解本申請實施例中的技術方案,下面結合附圖對本申請實施例中的技術方案進行清楚、完整地描述。顯然,所描述的實施例僅是本申請的一部分實施例,而不是全部實施例。因此,本領域普通技術人員基于所描述的實施例而獲得的其他實施例,都應當屬于本申請實施例保護的范圍。
[實施例一]
圖1為本申請實施例一提供的esd保護電路原理圖。如圖1所示,所述esd保護電路設置在芯片系統(芯片系統未在圖中示出)中,所述esd保護電路包括:使能單元1和泄放單元2。
使能單元1用于根據供電系統的工作狀態(tài)生成對應的觸發(fā)信號,所述工作狀態(tài)至少包括正常上電狀態(tài)和正脈沖esd事件狀態(tài)。
供電系統可以是向芯片系統供電的外部接口的電源系統,還可以是其他可向芯片系統供電的具有輸出電壓的供電系統。通常,供電系統的電源端口(如5v電源avdd5的供電端口)與使能單元連接。供電系統的電壓(如5v電壓)通常大于芯片系統的工作電壓(如3.3v電壓)。對于芯片系統而言,供電系統的工作狀態(tài)至少包括兩種:一種是正常上電狀態(tài)例如從電源接通后到電源輸出電壓穩(wěn)定時的狀態(tài);一種是正脈沖esd事件狀態(tài)例如發(fā)生hbm(humanbodymodel,人體模型)的esd事件時電壓瞬間升高時的狀態(tài)。其中,正脈沖esd事件通常是指對地電壓(vss,電路公共接地端電壓)為正脈沖的esd事件。通常,正脈沖esd事件是一種隨機產生的靜電釋放事件,就像人體接觸電路板時產生的靜電事件。相應地,使能單元1可分別生成與所述正常上電狀態(tài)對應的觸發(fā)信號或者與所述正脈沖esd事件狀態(tài)對應的觸發(fā)信號。正常上電狀態(tài)下輸出給使能單元1的是物理特性為“上電速度較慢、上電過程時長較長(微秒級)”的電壓(或電流)信號。正脈沖esd事件狀態(tài)下輸出給使能單元1的是物理特性為“上升速度極快、上升時間極短(納秒級)”的電壓(或電流)信號。
泄放單元2用于在與所述正常上電狀態(tài)對應的觸發(fā)信號的觸發(fā)下進入分壓狀態(tài),并在分壓狀態(tài)時承受供電系統輸出的電信號,或者在與所述正脈沖esd事件狀態(tài)對應的觸發(fā)信號的觸發(fā)下進入泄放狀態(tài),并在泄放狀態(tài)時泄放供電系統處于正脈沖esd事件狀態(tài)時出現的靜電。
并且,泄放單元2中的半導體器件可共用芯片系統中的半導體對應的一個或多個掩膜版。
具體地,本實施例中,泄放單元2在分壓狀態(tài)時可承受供電系統輸出的電壓,實現了耐受較高電壓的目的,從而保證了供電系統對芯片系統的正常供電;在泄放狀態(tài)時,可實現釋放靜電的目的,從而對芯片系統(包括其內部電路)形成保護。
其中,泄放單元2中的半導體器件共用芯片系統中的半導體對應的一個或多個掩膜版,以降低芯片系統的制造成本。例如,泄放單元2中所用到的半導體器件與芯片系統中的部分或者全部半導體器件均為同樣的半導體器件。例如,芯片系統中用到的半導體器件有3.3v、1.8v和1.2v三種不同耐壓值的半導體器件,相應地會為這三種不同耐壓值的半導體器件設計制作三個對應的掩膜版,那么泄放單元2中用到的半導體器件同樣是這三種不同耐壓值的半導體器件中的一個、兩個或全部三個。如此以來,泄放單元2中用到的半導體器件便可共用所述三個掩膜版中的一個、兩個或者全部三個,因而無需再專門為泄放單元2中用到的半導體器件設計制作對應的掩膜版,因此可有效降低芯片系統的制造成本。
[實施例二]
在實施例一的基礎上,本申請實施例二提供的esd保護電路中的使能單元1包括多個開關電路。所述多個開關電路根據供電系統的正常上電狀態(tài)或者正脈沖esd事件狀態(tài)分別作開關動作。使能單元1在所述多個開關電路的開關動作的配合下生成與所述正常上電狀態(tài)對應的觸發(fā)信號或者與所述正脈沖esd事件狀態(tài)對應的觸發(fā)信號。
通常,供電系統的電源端口與使能單元1連接。供電系統的電壓(如5v電壓)通常大于芯片系統的工作電壓(如3.3v電壓)。供電系統的工作狀態(tài)至少包括兩種:一種是正常上電狀態(tài),例如從電源接通后到輸出電壓穩(wěn)定時的狀態(tài);一種是正脈沖esd事件狀態(tài),例如發(fā)生hbm(humanbodymodel,人體模型)的esd事件時電壓瞬間升高時的狀態(tài)。其中,正脈沖esd事件通常是指對地電壓(vss,電路公共接地端電壓)為正脈沖的esd事件。相應地,使能單元1可分別生成與所述正常上電狀態(tài)對應的觸發(fā)信號或者與所述正脈沖esd事件狀態(tài)對應的觸發(fā)信號。
下面以使能單元1包括兩個開關電路來說明所述esd保護電路的工作原理。如圖2所示,使能單元1包括兩個開關電路:第一開關電路11和第二開關電路12。其中,第一開關電路11包括至少一個第一開關111等,第二開關電路12包括多個第二開關121等。第一開關電路11中的所述至少一個第一開關111和第二開關電路12中的所述多個第二開關121根據供電系統的正常上電狀態(tài)或者正脈沖esd事件狀態(tài)分別作開關動作,即各個所述第一開關111分別作開啟動作或者關閉動作,各個所述第二開關121分別作開啟動作或者關閉動作,各個所述第一開關111的開關動作與各個所述第二開關121的開關動作相互配合,使能單元1在所述開關動作的相互配合下,生成與所述正常上電狀態(tài)對應的觸發(fā)信號或者與正脈沖esd事件狀態(tài)對應的觸發(fā)信號。
進一步地,第一開關電路11具體可為壓降電路11,第一開關111具體可以是晶體管111。壓降電路11通過對供電系統處于正常上電狀態(tài)或者正脈沖esd事件狀態(tài)時的電壓進行壓降處理,得到第一觸發(fā)信號(相當于高電平觸發(fā)信號)。第二開關電路12通過對第一觸發(fā)信號進行處理,生成第二觸發(fā)信號(低電平或高電平的觸發(fā)信號),從而使得泄放單元2可在第一觸發(fā)信號和第二觸發(fā)信號的觸發(fā)下進入分壓狀態(tài)或者泄放狀態(tài)。
可選地,本實施例中,壓降電路11可包括單個晶體管,或者n個連接在一起的可實現電壓壓降的晶體管,所述n個晶體管的連接方式為:前一級晶體管的輸出與相鄰后一級晶體管的輸入連接,n≥2。本實施例中,通過晶體管實現電壓壓降的原理為:對于壓降電路包括單個晶體管的情況,當單個晶體管處于不導通狀態(tài)(即截止狀態(tài)或者關閉狀態(tài))時,由于該晶體管中有漏電流的存在,因此處于不導通狀態(tài)的晶體管相當于起到了電壓壓降的作用,從而使得單個晶體管可等效為單個電阻。對于壓降電路包括n個連接在一起的晶體管的情況,所述n個連接在一起的晶體管可等效為n個串聯的電阻,從而實現對供電系統處于正常上電狀態(tài)時或者正脈沖esd事件狀態(tài)時的電壓進行逐級降壓,從而生成第一觸發(fā)信號(例如電壓信號)。壓降電路11中包括的晶體管的個數可根據所需電壓的壓降程度具體確定,在此不做特別限定。
具體地,所述壓降電路包括的晶體管可以是pmos管。進一步地,當壓降電路11包括單個pmos管時,所述單個pmos管的源極和襯底與所述供電電路輸出的電源連接,柵極和漏極與第二開關電路的輸入端連接,并與泄放單元2的第一輸入端input1連接。所述單個pmos管經上述連接方式連接后,則可以作為單個電阻使用,以用于對供電系統處于正常上電狀態(tài)時或者處于正脈沖esd事件狀態(tài)時的電壓進行降壓,從而生成第一觸發(fā)信號如對應的電壓信號。
當壓降電路11包括n個pmos管時,所述n個pmos管中,第一個pmos管的源極與供電系統連接,第i個pmos管的柵極與第i個pmos管的漏極連接,前一級pmos管的漏極與相鄰后一級pmos管的源極連接,各個pmos管的襯底均與供電系統連接,最后一個pmos管的柵極和源極與第二開關電路的輸入端連接,并與泄放單元的第一輸入端input1連接,i依次取1~n。由于漏電流的存在,所述n個pmos管按上述連接方式連接后可等效為n個串聯的電阻,以用于對供電系統處于正常上電狀態(tài)時或者正脈沖esd事件狀態(tài)時的電壓進行逐級降壓,從而生成第一觸發(fā)信號如對應的電壓信號。
可替代地,本實施例或其他實施例中,所述晶體管還可以是nmos管。進一步地,當壓降電路11包括單個nmos管時,所述單個nmos管的柵極和漏極與供電系統連接,其源極與第二開關電路的輸入端連接,并與泄放單元的第一輸入端input1連接。所述單個nmos管經上述連接方式連接后,則可以作為單個電阻使用,以用于對供電系統處于正常上電狀態(tài)時或者處于第一esd狀態(tài)時的電壓進行降壓,從而生成第一觸發(fā)信號如對應的電壓信號。
當壓降電路包括n個nmos管時,所述n個nmos管中,第一個nmos管的漏極與供電系統連接,第i個nmos管的柵極與第i個nmos管的漏極連接,前一級nmos管的源極與相鄰后一級nmos管的漏極連接,最后一個nmos管的源極與第二開關電路的輸入端連接,并與泄放單元的第一輸入端input1連接,i依次取1~n。由于漏電流的存在,所述n個nmos管按上述連接方式連接后則可等效為n個串聯的電阻,以用于對供電系統處于正常上電狀態(tài)時或者正脈沖esd事件狀態(tài)時的電壓進行逐級降壓,從而生成第一觸發(fā)信號如對應的電壓信號。
可選地,泄放單元2在供電系統處于負脈沖esd事件狀態(tài)時,可通過與地導通泄放供電系統處于負脈沖esd事件狀態(tài)時出現的靜電,以在發(fā)生負脈沖esd事件時對芯片系統進行有效保護。其中,負脈沖esd事件通常是指對地(vss)為負脈沖的esd事件。
[實施例三]
圖3為本申請實施例三提供的esd保護電路原理圖。如圖3所示,在實施例二的基礎上,第二開關電路12可以主要由延時電路(又記為12a)組成。延時電路12a的輸出端與泄放單元2的第二輸入端input2連接。延時電路12a可用于對第一觸發(fā)信號進行延時處理,得到第二觸發(fā)信號。
具體地,延時電路12a可以包括pmos管12a1和pmos管12a2,pmos管12a1與pmos管12a2電連接。其中,pmos管12a1的漏極、襯底和源極與壓降電路11的輸出端連接,其柵極與pmos管12a2的源極和襯底連接,并與泄放單元2的第二輸入端input2連接;pmos管12a2的漏極和柵極與地(如參考地vss)連接。按照上述方式連接的pmos管12a1相當于一個等效電容(電容值記為c),pmos管12a2相當于一個等效電阻,pmos管12a1和pmos管12a2連接在一起,相當于構成了一個rc(電阻電容)延時電路。pmos管12a1(等效電容)的阻抗與
下面對本實施例如何生成高電平或低電平的第二觸發(fā)信號的原理說明如下:當供電系統處于正常上電狀態(tài)時,由于其上電速度較慢、上電過程時長較長(微秒級),因此對應的上電電信號頻率f較小,因而根據pmos管12a1(等效電容)的阻抗與
當供電系統處于正脈沖esd事件狀態(tài)時,由于正脈沖esd事件的上升速度極快、上升時間極短(納秒級),因此對應的上升電信號頻率f非常大,因而根據pmos管12a1(等效電容)的阻抗與
通過上述描述可看出,使能單元輸出的是高電平的第一觸發(fā)信號,由于其輸出的高電平的第一觸發(fā)信號有兩種不同性質或者屬性、特性:①正常上電狀態(tài)時對應的第一觸發(fā)信號具有上電速度較慢、上電過程時長較長(微秒級)級的物理特性,因而經過后續(xù)電路的處理,生成了低電平的第二觸發(fā)信號;②正脈沖esd事件時對應的第一觸發(fā)信號具有上升速度極快、上升時間極短(納秒級)的物理特性,因而經后續(xù)電路處理后,生成了高電平的第二觸發(fā)信號。
[實施例四]
圖4為本申請實施例四提供的esd保護電路原理圖。如圖4所示,在實施例二的基礎上,第二開關電路12可以主要延時電路12b和反相器12c等組成。本實施例中,延時電路12b的輸入端與壓降電路11的輸出端連接,其輸出端與反相器12c的輸入端連接;反相器12c的輸出端與泄放單元2的第二輸入端input2連接;延時電路12b用于對第一觸發(fā)信號進行延時處理,得到延時信號;反相器12c用于對延時信號進行反相處理得到第二觸發(fā)信號。
具體地,本實施例中,延時電路12b可以包括:pmos管12b1和nmos管12b2。pmos管12b的源極和襯底與壓降電路11的輸出端連接,其漏極分別與nmos管12b2的柵極和反相器12c的輸入端連接,其柵極以及nmos管12b2的漏極、源極和襯底與地連接。pmos管12b1與nmos管12b2連接在一起,相當于構成了一個rc(電阻電容)延時電路。按照上述方式連接的pmos管12b1相當于一個等效電阻,nmos管12b2相當于一個等效電容(電容值記為c)。nmos管12b2(等效電容)的阻抗與
下面對本實施例如何生成高電平或低電平的第二觸發(fā)信號的原理說明如下:當供電系統處于正常上電狀態(tài)時,由于其上電速度較慢、上電過程時長較長(微秒級),因此對應的上電電信號頻率f較小,因而根據nmos管12b2(等效電容)的阻抗與
當供電系統處于正脈沖esd事件狀態(tài)時即發(fā)生正脈沖esd事件時,正脈沖esd事件的上升速度極快、上升時間極短(納秒級),因此對應的電信號頻率f非常大,根據nmos管12b2(等效電容)的阻抗與
可選地,本實施例或其他實施例中,反相器12c可以包括:pmos管12c1和nmos管12c2。pmos管12c1的源極和襯底與壓降電路11的輸出端連接,其柵極和nmos管的柵極與延時電路12b的輸出端連接,其源極和nmos管12c2的漏極與泄放單元2的第二輸入端連接;nmos管12c2的源極和襯底與地連接;反相器12c在延時信號、第一觸發(fā)信號和地信號的作用下控制pmos管12c1和nmos管12c2的開關動作,從而得到與延時信號反相的第二觸發(fā)信號。
[實施例五]
圖5為本申請實施例五提供的esd保護電路原理圖。如圖5所示,在實施例一、二、三或四的基礎上,泄放單元2包括多個第三開關21。所述多個第三開關21在第一觸發(fā)信號和第二觸發(fā)信號的觸發(fā)下分別作開關動作,泄放單元2在所述多個第三開關21各自的開關動作的配合下下進入分壓狀態(tài)或者泄放狀態(tài)。
示例性地,泄放單元2具體包括兩個第三開關21。所述兩個第三開關21在高電平的第一觸發(fā)信號和高電平的第二觸發(fā)信號的觸發(fā)下作關閉動作,泄放單元2在所述關閉動作的作用下進入分壓狀態(tài)。所述兩個第三開關21在高電平的第一觸發(fā)信號和低電平的第二觸發(fā)信號的觸發(fā)下作開啟動作,泄放單元2在所述開啟動作的作用下進入泄放狀態(tài)。
實際應用中,第三開關具體可以為nmos管,泄放單元2相應地可包括nmos管21a和nmos管21b。nmos管21a為共柵結構,nmos管21b為共源結構。即,nmos管21a的柵極作為泄放單元2的第一輸入端input1與第一開關電路11(如壓降電路11)的輸出端連接,其源極與nmos管21b的漏極連接,其襯底以及nmos管21b的源極和襯底與地連接,其漏極與供電系統連接;nmos管21b的柵極作為泄放單元的第二輸入端input2與第二開關電路12(如延時電路12a,或者如延時電路12b和反相器12c)的輸出端連接。
下面對本實施例中泄放單元2如何進入分壓狀態(tài)或泄放狀態(tài)的原理說明如下:
當供電系統處于正常上電狀態(tài)時,第一觸發(fā)信號為高電平的觸發(fā)信號,第二觸發(fā)信號為低電平的觸發(fā)信號,此時nmos管21a和nmos管21b在高電平的第一觸發(fā)信號和低電平的第二觸發(fā)信號的觸發(fā)下截止(即作關閉動作),只有微小的漏電流流經nmos管21a和nmos管21b。泄放單元2在所述關閉動作的作用下進入分壓狀態(tài)(不觸發(fā)esd保護機制),從而保證供電系統的正常上電。
當供電系統處于正脈沖esd事件狀態(tài)時,第一觸發(fā)信號和第二觸發(fā)信號均為高電平的觸發(fā)信號,nmos管21b在高電平的第二觸發(fā)信號的觸發(fā)下導通(即作開啟動作),nmos管21a在nmos管21b導通后,在第一觸發(fā)信號的觸發(fā)下也導通(即作開啟動作)。泄放單元2在nmos管21a和nmos管21b共同開啟動作的作用下進入泄放狀態(tài),以泄放由正脈沖esd事件所產生的靜電(如大電流靜電),進而有效保護芯片系統不受正脈沖esd事件所產生的靜電的損傷。
此外,在供電系統處于負脈沖esd事件狀態(tài)時即發(fā)生負脈沖esd事件時,雖然nmos管21a處于截止狀態(tài)(即關閉狀態(tài)、不導通狀態(tài)),但是由于nmos管21a的漏極電壓為負電壓,其襯底電壓為0(襯底與地連接),因此其漏極與地構成的等效二極管導通,從而可以泄放供電系統處于負脈沖esd事件狀態(tài)時出現的靜電。即泄放單元2在供電系統處于負脈沖esd事件狀態(tài)時,通過漏極與地構成的二極管導通泄放供電系統處于負脈沖esd事件狀態(tài)時出現的靜電。
本實施例提供的esd保護電路,可根據第一開關電路生成的第一觸發(fā)信號和第二開關電路生成的第二觸發(fā)信號,使得泄放單元中的多個第三開關分別作開關動作,從而使泄放單元進入分壓狀態(tài)以承受供電系統輸出的電壓,保證供電系統對芯片系統的正常上電;或者進入泄放狀態(tài),以有效泄放供電系統處于正脈沖esd事件狀態(tài)時出現的靜電,從而對芯片系統起到保護作用。進一步地,泄放單元還可以在供電系統發(fā)生負脈沖esd事件時,通過與地導通,有效釋放供電系統處于負脈沖esd事件狀態(tài)時出現的靜電,從而對對芯片系統起到保護作用。
本實施例中的泄放單元2也可以適用于本申請的其他實施例中。
[實施例六]
圖6為本申請實施例六提供的esd保護電路原理圖。如圖6所示,在上述實施例的基礎上,供電系統具體為5v電源avdd5,芯片系統(例如其內部電路)中各個pmos管和nmos管分別為3.3v的pmos管和3.3v的nmos管;所述esd保護電路中的各個pmos管和nmos管分別為同樣的3.3v的pmos管和3.3v的nmos管。
壓降電路11包括3個依次連接的pmos管。所述3個pmos管中,第一個pmos管為m9,第二個pmos管為m8,最后一個pmos管為m7,第一個pmos管的源極與avdd5連接,第i個pmos管的柵極與其自身的漏極連接,前一級pmos管的漏極與相鄰后一級pmos管的源極連接,各個pmos管的襯底均與avdd5連接,最后一個pmos管的柵極和源極與第二開關電路12的輸入端連接,并與泄放單元的第一輸入端input1連接,i依次取1~3。
第二開關電路12由延時電路12b和反相器12c組成。延時電路12b具體由pmos管m6與nmos管m5連接而成,其具體連接方式是:pmos管m6的漏極和襯底與壓降電路11的輸出端連接,其源極分別與nmos管m5的柵極和反相器12c的輸入端連接,其柵極以及nmos管m5的漏極、源極和襯底與地連接。反相器12c由pmos管m4與nmos管m1連接而成,其具體連接方式是:pmos管m4的源極和襯底與壓降電路11的輸出端連接,其柵極和nmos管m1的柵極與延時電路12b的輸出端連接,其源極和nmos管m1的漏極與泄放單元2的第二輸入端input2連接;nmos管m1的源極和襯底與地連接。
泄放單元2由兩個nmos管連接而成,其中,第一個nmos管為m1,第二個nmos管為m2。第一個nmos管m1為共柵結構,第二個nmos管m2為共源結構。即第一個nmos管m1的柵極作為泄放單元2的第一輸入端input1與如壓降電路11的輸出端連接,其源極與第二個nmos管m2的漏極連接,其襯底以及第二個nmos管m2的源極和襯底與地連接,其漏極與avdd5連接;第二個nmos管m2的柵極作為泄放單元的第二輸入端與第二開關電路12的輸出端連接。
下面具體介紹一下本實施例esd電路的工作原理:
當avdd5正常上電時,pmos管m9的源極電壓為5v,pmos管m9、m8和m7處于關閉狀態(tài)(由關閉動作所產生),但是pmos管m9、m8和m7中有漏電流存在,因此可使得經過pmos管m9、m8和m7的逐級降壓后(每級降壓約0.6v),輸出的第一觸發(fā)信號的電壓vx約為3.2v。由于正常上電時的電信號的頻率較低,因此nmos管m5的阻抗遠大于pmos管m6的電阻,從而使得nmos管m5的柵極輸出的延時信號的電壓vt跟隨電壓vx。電壓vt經反相器12c進行反相處理后,得到低電平的第二觸發(fā)信號的電壓vy。因此,nmos管m2不導通(即作關閉動作,或保持不導通狀態(tài)),受nmos管m2不導通的影響,nmos管m1也不導通。由此,泄放單元2進入分壓狀態(tài),通過nmos管m2和m1中的微小漏電流來承受avdd5的5v電壓,從而保證avdd5對芯片系統的正常上電。本實施例中m1和m2進入分壓狀態(tài)時承受avdd5的5v電壓,相當于兩個電阻來分擔承受avdd5的5v電壓,因此可替代現有技術中采用的單個5v晶體管來實現高耐壓和防老化的目的。其中,值得一提的是,通常不宜將電壓vx設計的過高或過低,而宜將電壓vx設計在3.3v附近。這樣做主要是考慮到,若vx過高則m6、m4和m2承受的電壓會過大,容易引起其老化;若vx節(jié)點電壓過低,則m2的柵漏電壓會過大,容易造成其擊穿。
當發(fā)生正脈沖esd事件時,正脈沖esd事件所產生的較高電壓經pmos管m9、m8和m7進行逐級降壓后生成的第一觸發(fā)信號的電壓仍為高電平電壓vx。由于正脈沖esd事件的上升速度極快、持續(xù)時間極短(納秒級),nmos管m5的阻抗遠小于pmos管m6的電阻(原理見上述實施例),因此,nmos管m5的柵極輸出的延時信號的電壓vt對于電壓vx而言為低電平電壓,電壓vt經反相器12c進行反相處理后,得到高電平的第二觸發(fā)信號。nmos管m2在第二觸發(fā)信號的觸發(fā)下導通(即作開啟動作,或保持導通狀態(tài)),nmos管m1在nmos管m2導通后,在高電平的第一觸發(fā)信號的觸發(fā)下也導通。由此,泄放單元2通過nmos管m2和nmos管m1的導通,泄放avdd5處于正脈沖esd事件狀態(tài)時出現的靜電,從而對avdd5對芯片系統的正常供電起到有效的保護作用。
當發(fā)生負脈沖esd事件時,nmos管m1的漏極電壓為負,由于其襯底與地連接,所以其襯底電壓為0,因此其漏極與地構成的等效二極管導通,從而可泄放avdd5處于負脈沖esd事件時出現的靜電,進而在發(fā)生負脈沖esd事件時對芯片系統起到保護作用。
本實施例中,esd電路中使用的pmos管和nmos管均為3.3v的pmos管和nmos管,與芯片系統中的pmos管和nmos管相同,因此可以共用芯片系統中的pmos管和nmos管所對應的掩膜版,從而無需再專門為esd電路中使用的pmos管和nmos管設計制作掩膜版,進而可有效降低芯片系統的制造成本。
[實施例七]
本申請實施例七提供一種esd保護方法。所述esd保護方法包括:
根據供電系統的工作狀態(tài)生成對應的觸發(fā)信號,所述工作狀態(tài)至少包括正常上電狀態(tài)和正脈沖esd事件狀態(tài)。
在與所述正常工作狀態(tài)對應的觸發(fā)信號的觸發(fā)下進入分壓狀態(tài),并在分壓狀態(tài)時承受供電系統輸出的電信號,或者在與所述正脈沖esd事件狀態(tài)對應的觸發(fā)信號的觸發(fā)下在進入泄放狀態(tài),并在泄放狀態(tài)時泄放供電系統處于正脈沖esd事件狀態(tài)時出現的靜電。
可選地,所述esd保護方法還包括:在供電系統處于負脈沖esd事件狀態(tài)時,通過與地導通泄放供電系統處于負脈沖esd事件狀態(tài)時出現的靜電。
本申請實施例提供的esd保護方法具體可由實施例一至六任一個實施例所述的esd保護電路中的相應單元(電路)來執(zhí)行,其實現原理、效果等與上述相關實施例類似,在此不再贅述。
以上所描述的裝置實施例僅僅是示意性的,其中所述作為分離部件說明的模塊可以是或者也可以不是物理上分開的,作為模塊顯示的部件可以是或者也可以不是物理模塊,即可以位于一個地方,或者也可以分布到多個網絡模塊上??梢愿鶕嶋H的需要選擇其中的部分或者全部模塊來實現本實施例方案的目的。本領域普通技術人員在不付出創(chuàng)造性的勞動的情況下,即可以理解并實施。
通過以上的實施方式的描述,本領域的技術人員可以清楚地了解到各實施方式可借助軟件加必需的通用硬件平臺的方式來實現,當然也可以通過硬件?;谶@樣的理解,上述技術方案本質上或者說對現有技術做出貢獻的部分可以以軟件產品的形式體現出來,該計算機軟件產品可以存儲在計算機可讀存儲介質中,所述計算機可讀記錄介質包括用于以計算機(例如計算機)可讀的形式存儲或傳送信息的任何機制。例如,機器可讀介質包括只讀存儲器(rom)、隨機存取存儲器(ram)、磁盤存儲介質、光存儲介質、閃速存儲介質、電、光、聲或其他形式的傳播信號(例如,載波、紅外信號、數字信號等)等,該計算機軟件產品包括若干指令用以使得一臺計算機設備(可以是個人計算機,服務器,或者網絡設備等)執(zhí)行各個實施例或者實施例的某些部分所述的方法。
最后應說明的是:以上實施例僅用以說明本申請實施例的技術方案,而非對其限制;盡管參照前述實施例對本申請進行了詳細的說明,本領域的普通技術人員應當理解:其依然可以對前述各實施例所記載的技術方案進行修改,或者對其中部分技術特征進行等同替換;而這些修改或者替換,并不使相應技術方案的本質脫離本申請各實施例技術方案的精神和范圍。