本發(fā)明涉及集成電路，更具體地，涉及用于保護(hù)集成電路的電磁放電(ESD,electrostatic discharge)保護(hù)電路。

背景技術(shù)：

當(dāng)靜電源(如，人體)接觸到集成電路(IC,integrated circuit)時，可能出現(xiàn)電磁放電(ESD,electrostatic discharge)脈沖。由于該ESD脈沖在很短的時間內(nèi)，如10-100ns，便可以達(dá)到幾千伏特，因而可能會使集成電路遭受ESD損壞。

當(dāng)集成電路耦接在第一節(jié)點和第二節(jié)點之間時，通常會在該第一節(jié)點和第二節(jié)點之間耦接ESD保護(hù)電路以保護(hù)集成電路免遭ESD損壞。傳統(tǒng)的柵極接地NMOS(GGNMOS，Grounded Gate NMOS)結(jié)構(gòu)常被選作ESD保護(hù)電路。在這樣的結(jié)構(gòu)中，NMOS管的漏極耦接至第一節(jié)點，而NMOS管的源極和柵極耦接至第二節(jié)點，且NMOS管的體區(qū)亦耦接至第二節(jié)點。當(dāng)?shù)谝还?jié)點處出現(xiàn)ESD脈沖時，由NMOS管的漏極、體區(qū)和源極所形成的寄生三極管導(dǎo)通并出現(xiàn)反向節(jié)擊穿(reverse junction breakdown)和二次擊穿，即出現(xiàn)回掃(snapback)現(xiàn)象，使得電流從第一節(jié)點流向第二節(jié)點從而釋放靜電?；F盧(Waterloo)大學(xué)博士論文《用于高速混合信號電路的ESD保護(hù)電路》(Electrostatic Discharge Protection Circuit for High-Speed Mixed-Signal Circuits)(作者：H.Sarbishaei)中第17至第20頁對于該回掃現(xiàn)象有所記載，其內(nèi)容可供參考。

然而，GGNMOS結(jié)構(gòu)的一個缺點在于，當(dāng)?shù)诙?jié)點處出現(xiàn)噪音時，若該噪音的電壓值使得其與第一節(jié)點處的電壓值的差值高于上述寄生三極管的漏-體結(jié)(drain-body junction)的正向?qū)ㄩ撝惦妷海瑒t該漏-體結(jié)將正向偏置并導(dǎo)通。這樣，漏極電壓，即給集成電路供電的第一節(jié)點處的電壓將跟隨噪音電壓，因而可能通過耦接至第二節(jié)點的、對噪音敏感的任何電路來對集成電路形成干擾。

因此，需要一種ESD保護(hù)電路，其至少能夠解決上述GGNMOS結(jié)構(gòu)作為ESD保護(hù)電路所帶來的問題。

技術(shù)實現(xiàn)要素：

依據(jù)本發(fā)明實施例的一個方面，提出了一種ESD保護(hù)電路。ESD保護(hù)電路耦接于第一節(jié)點和第二節(jié)點之間。第一節(jié)點具有第一電壓，第二節(jié)點具有第二電壓。ESD保護(hù)電路包括放電晶體管和體區(qū)奪取電路。放電晶體管包括漏極、柵極、源極和體區(qū)，其中，放電晶體管的漏極耦接至第一節(jié)點，放電晶體管的源極耦接至第二節(jié)點，且放電晶體管的柵極耦接至放電晶體管的體區(qū)。體區(qū)奪取電路包括第一輸入端、第二輸入端和輸出端，其中，體區(qū)奪取電路的第一輸入端耦接至第一節(jié)點，體區(qū)奪取電路的第二輸入端耦接至第二節(jié)點，體區(qū)奪取電路的輸出端耦接至放電晶體管的體區(qū)，其中，體區(qū)奪取電路在輸出端輸出第一電壓和第二電壓中電壓值較小的。

依據(jù)本發(fā)明實施例的又一個方面，提出了一種用于保護(hù)集成電路免受ESD損壞的半導(dǎo)體器件。集成電路耦接于第一節(jié)點和第二節(jié)點之間。半導(dǎo)體器件包括半導(dǎo)體層、第一阱、第二阱、第三阱和第四阱以及第一柵極、第二柵極和第三柵極。半導(dǎo)體層具有第一導(dǎo)電類型且具有上表面。第一阱、第二阱、第三阱和第四阱，均具有與第一導(dǎo)電類型相反的第二導(dǎo)電類型，其中，第一阱、第二阱、第三阱和第四阱均位于半導(dǎo)體層中且與半導(dǎo)體層的上表面相接觸，且其中，第一阱、第二阱、第三阱和第四阱關(guān)于半導(dǎo)體層橫向地按順序排列。第一柵極、第二柵極和第三柵極，位于半導(dǎo)體層的上表面上，且與半導(dǎo)體層絕緣，其中，第一柵極橫跨第一阱和第二阱的部分區(qū)域上方，第二柵極橫跨第二阱和第三阱的部分區(qū)域上方，第三柵極橫跨第三阱和第四阱的部分區(qū)域上方。第二阱和第三柵極耦接至第一節(jié)點，第二柵極、第一阱和第四阱耦接至第二節(jié)點，且第一柵極和第三阱電耦接至半導(dǎo)體層。

利用本發(fā)明實施例提出的ESD保護(hù)電路，不僅能夠?qū)呻娐诽峁〦SD保護(hù)，還能防止噪音被帶入集成電路中。

附圖說明

圖1示出依據(jù)本發(fā)明一實施例的ESD保護(hù)電路10。

圖2示出圖1中NMOS晶體管NM1的半導(dǎo)體器件20以說明ESD保護(hù)電路10的工作原理。

圖3示出流過放電晶體管NM1的電流I_DIS關(guān)于電壓Va和Vb的差值(Va-Vb)的關(guān)系。

圖4示出依據(jù)本發(fā)明一實施例的用于圖1所示ESD保護(hù)電路10的體區(qū)奪取電路40。

圖5示出依據(jù)本發(fā)明一實施例的包括圖4所示體區(qū)奪取電路40的圖1中的ESD保護(hù)電路10的半導(dǎo)體器件50。

圖6示出依據(jù)本發(fā)明一實施例的包括圖4所示體區(qū)奪取電路40的圖1中的ESD保護(hù)電路10的半導(dǎo)體器件60。

具體實施方式

下面將詳細(xì)描述本發(fā)明的具體實施例，應(yīng)當(dāng)注意，這里描述的實施例只用于舉例說明，并不用于限制本發(fā)明。在以下描述中，為了提供對本發(fā)明的透徹理解，闡述了大量特定細(xì)節(jié)。然而，對于本領(lǐng)域普通技術(shù)人員顯而易見的是：不必采用這些特定細(xì)節(jié)來實行本發(fā)明。在其他實例中，為了避免混淆本發(fā)明，未具體描述公知的電路、材料或方法。

在整個說明書中，對“一個實施例”、“實施例”、“一個示例”或“示例”的提及意味著：結(jié)合該實施例或示例描述的特定特征、結(jié)構(gòu)或特性被包含在本發(fā)明至少一個實施例中。因此，在整個說明書的各個地方出現(xiàn)的短語“在一個實施例中”、“在實施例中”、“一個示例”或“示例”不一定都指同一實施例或示例。此外，可以以任何適當(dāng)?shù)慕M合和、或子組合將特定的特征、結(jié)構(gòu)或特性組合在一個或多個實施例或示例中。此外，本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，在此提供的示圖都是為了說明的目的，并且示圖不一定是按比例繪制的。應(yīng)當(dāng)理解，當(dāng)稱“元件”“連接到”或“耦接”到另一元件時，它可以是直接連接或耦接到另一元件或者可以存在中間元件。相反，當(dāng)稱元件“直接連接到”或“直接耦接到”另一元件時，不存在中間元件。相同的附圖標(biāo)記指示相同的元件。這里使用的術(shù)語“和/或”包括一個或多個相關(guān)列出的項目的任何和所有組合。

圖1示出依據(jù)本發(fā)明一實施例的ESD保護(hù)電路10。如圖1所示，ESD保護(hù)電路10耦接于節(jié)點A和B之間，以用于保護(hù)同樣耦接于節(jié)點A和B之間的集成電路(未示出)免受ESD損壞。為了便于描述，在本文中，節(jié)點A和B處的電壓分別標(biāo)示為電壓Va和電壓Vb。在圖1所示實施例中，節(jié)點A示例性地包括用于向集成電路提供輸入電壓的輸入焊盤(input pad)，而節(jié)點B示例性地包括接地焊盤(ground pad)。然而，應(yīng)當(dāng)理解，在其它實施例中，節(jié)點A和B可以是任何合適類型焊盤的組合，例如用于從集成電路接收輸入信號或向集成電路提供輸出信號的I/O焊盤(I/O pad)、用于向集成電路內(nèi)部元器件供電的供電焊盤(supply pad)，接地焊盤等等，只要該兩個焊盤之間可能出現(xiàn)ESD事件或該兩個焊盤之間的噪音耦合不可忽略。例如，對于包括N型晶體管的ESD保護(hù)電路，節(jié)點A和B可以分別為I/O焊盤和接地焊盤；對于包括P型晶體管的ESD保護(hù)電路，節(jié)點A和B可以分別為I/O焊盤和供電焊盤；對于包括N型或P型晶體管的ESD保護(hù)電路，節(jié)點A和B可以分別為供電焊盤和接地焊盤。

繼續(xù)參考圖1，ESD保護(hù)電路10示例性地包括放電晶體管NM1和體區(qū)奪取(body snatching)電路BS。在圖1所示的實施例中，放電晶體管NM1包括N型金屬氧化物半導(dǎo)體(NMOS)晶體管。放電晶體管NM1具有第一端、第二端、柵極G和體區(qū)BK，其中，放電晶體管NM1的第一端耦接至節(jié)點A，放電晶體管NM1的第二端耦接至節(jié)點B，放電晶體管NM1的柵極G耦接至體區(qū)BK。而且，在圖1所示實施例中，放電晶體管NM1的第一端包括漏極D，放電晶體管NM1的第二端包括源極。本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，在其它實施例中，晶體管可以為任何其它合適的晶體管類型，只要這種晶體管具有至少三個端子、且柵極耦接至另外兩個端子中的一個且能夠形成關(guān)斷狀態(tài)。本領(lǐng)域普通技術(shù)人員還應(yīng)當(dāng)理解，在其它實施例中，晶體管也可以采用P型管。例如，NPN型三極管或PNP型三極管，或PMOS晶體管等等也適用于本發(fā)明。

在本發(fā)明中，術(shù)語“耦接”可以指中間不存在任何其它元器件的“直接連接”，也可以指“間接連接”，例如，通過電阻“間接連接”。術(shù)語“耦接”還可以指表示相關(guān)元器件處于同一電平的“電氣連接”，例如，在對圖5和圖6中所示半導(dǎo)體器件進(jìn)行相關(guān)描述時所說的“耦接”。

體區(qū)奪取電路BS示例性地具有第一輸入端、第二輸入端和輸出端，其中，體區(qū)奪取電路BS的第一輸入端耦接至節(jié)點A以接收電壓Va，體區(qū)奪取電路BS的第二輸入端耦接至節(jié)點B以接收電壓Vb，體區(qū)奪取電路BS的輸出端耦接至放電晶體管NM1的體區(qū)BK?；陔妷篤a和Vb，體區(qū)奪取電壓BS在輸出端提供體區(qū)偏置電壓Vbk。具體地，體區(qū)奪取電壓BS輸出電壓Va和Vb中具有較小電壓值的那個。換句話說，當(dāng)電壓Va小于電壓Vb時，體區(qū)奪取電壓BS輸出電壓Va；而當(dāng)電壓Vb小于電壓Va時，體區(qū)奪取電壓BS輸出電壓Vb。

圖2示出圖1中NMOS晶體管NM1的半導(dǎo)體器件20以說明ESD保護(hù)電路10的工作原理。如圖2所示，在P型體區(qū)BK內(nèi)，兩個高摻雜N阱分別作為耦接電壓Va的漏極D和耦接電壓Vb的源極S。如圖2所示，NMOS晶體管NM1的體區(qū)BK和柵極G均耦接體區(qū)偏置電壓Vbk。繼續(xù)參照圖2，在NMOS晶體管NM1的內(nèi)部，NMOS晶體管NM1的漏極D、體區(qū)BK和源極S形成寄生三極管。更具體地，NMOS晶體管NM1的的體區(qū)BK作為寄生三極管的基極，而NMOS晶體管NM1的體區(qū)BK和漏極D之間形成漏-體結(jié)(drain-body junction)，NMOS晶體管NM1的體區(qū)BK和源極S之間形成源-體結(jié)(source-body junction)。

圖3示出流過放電晶體管NM1的電流I_DIS關(guān)于電壓Va和Vb的差值(Va-Vb)的關(guān)系。接下來，參考圖1至圖3，將對ESD保護(hù)電路10的工作原理進(jìn)行詳細(xì)描述。應(yīng)當(dāng)注意，接下來的描述是基于節(jié)點A為輸入焊盤而節(jié)點B為接地焊盤的假設(shè)作出的，然而，這樣的工作原理也同樣適用于包括其它焊盤形式的ESD保護(hù)電路10。

在正常工作時，節(jié)點A處的電壓Va為提供給集成電路的輸入電壓，如5V，而節(jié)點B處的電壓Vb為參考地電壓，通常為0V。在這樣的條件下，體區(qū)奪取電路BS輸出電壓Vb作為體區(qū)偏置電壓Vbk以提供給放電晶體管NM1的體區(qū)BK。這樣，漏極D和體區(qū)BK之間的電壓差值(5V)高于0V但小于漏-體結(jié)擊穿電壓BVdss(例如，對于5V工作電壓的NMOS晶體管來說，其漏-體結(jié)擊穿電壓為10V)，即0<(Va-Vb)<BVdss。因此，漏-體結(jié)反向偏置且處于關(guān)斷狀態(tài)。結(jié)果，ESD保護(hù)電路10中不會流過電流。即，如圖3的第I區(qū)間所示，流過放電晶體管NM1的電流I_DIS為0A。結(jié)果，ESD保護(hù)電路保護(hù)的集成電路在輸入電壓下正常工作。

在出現(xiàn)ESD事件時，節(jié)點A處的電壓Va快速上升至較高的值，例如，對于5V工作電壓的NMOS晶體管來說，節(jié)點A處的電壓Va上升至12V，而節(jié)點B處的電壓Vb保持在0V的參考地電壓。在這樣的條件下，體區(qū)奪取電壓BS輸出電壓Vb以提供給放電晶體管NM1的體區(qū)BK。這樣，漏極D和體區(qū)BK之間的電壓差值(12V)高于10V的漏-體結(jié)擊穿電壓BVdss，即BVdss<(Va-Vb)。因此，漏-體結(jié)相繼發(fā)生第一擊穿和第二擊穿，即出現(xiàn)圖3第II區(qū)間所示的回掃現(xiàn)象(snapback behavior)。此時，電流從漏極D流向體區(qū)BK，導(dǎo)致寄生三極管的基極電壓升高，從而使得體-源結(jié)(body-source junction)導(dǎo)通，產(chǎn)生體-源結(jié)電流。如圖3的第II區(qū)間所示，電流I_DIS從節(jié)點A經(jīng)放電晶體管NM1流向節(jié)點B，以釋放ESD能量。這樣，便向集成電路提供了ESD保護(hù)，使集成電路免受ESD損壞。

例如，對于具有5V工作電壓和10V擊穿電壓BVdss的NMOS晶體管來說，當(dāng)具有10V電壓值的噪聲出現(xiàn)在節(jié)點B時，便使得節(jié)點B處的電壓Vb高于節(jié)點A處的5V的輸入電壓Va，因而，體區(qū)奪取電路BS輸出電壓Va作為體區(qū)偏置電壓Vbk以提供至NMOS晶體管NM1的體區(qū)BK。因此，一方面，由于源極S處的電壓Vb高于體區(qū)BK處的電壓Va，源-體結(jié)反向偏置。而另一方面，由于漏極D和體區(qū)BK具有相同的電壓值Va，漏-體結(jié)未偏置。

如圖3中第III區(qū)間所示，當(dāng)電壓差(Vb-Va)小于源-體結(jié)的擊穿電壓BVdss時，源-體結(jié)處于關(guān)斷狀態(tài)。結(jié)果，沒有電流流經(jīng)放電晶體管NM1的寄生三極管。即，如圖3第III區(qū)間所示，流過ESD保護(hù)電路10的電流I_DIS為0A。這樣，節(jié)點B與節(jié)點A隔離，節(jié)點A處的電壓Va仍保持為輸入電壓而不受節(jié)點B處的噪音干擾。結(jié)果，輸入電壓能夠正常地提供至集成電路。

如圖3第IV區(qū)間所示，當(dāng)節(jié)點B處出現(xiàn)ESD事件，造成電壓差(Vb-Va)超過源-體結(jié)的擊穿電壓BVdss時，即，當(dāng)加在源極S和體區(qū)BK上的電壓之差高于源-體結(jié)的擊穿電壓BVdss時，源-體結(jié)發(fā)生雪崩擊穿。此時，源極電流急劇增大，所產(chǎn)生的空穴向體區(qū)BK漂移，使得寄生三極管的基極電壓增大，從而使得寄生三極管的基-漏結(jié)更加正向偏置。當(dāng)基-漏結(jié)電壓達(dá)到漏-體結(jié)的正向?qū)ㄩ撝惦妷海?.7V時，基-漏結(jié)導(dǎo)通，相應(yīng)地，寄生三極管導(dǎo)通。從ESD保護(hù)電路10的角度觀察，電流I_DIS流過ESD保護(hù)電路10。由于三極管的作用，晶體管中將產(chǎn)生更大的電流，為保持住源極電流，源極電壓會下降至更低的電壓水平，因而，如圖3第IV區(qū)間所示，會觀測到回掃現(xiàn)象。由于寄生三極管導(dǎo)通，節(jié)點B處的電壓Vb增大會使得流經(jīng)放電晶體管NM1的電流增加，這有利于阻止電壓Vb的增加從而阻止的電壓Va的增加。這樣，通過放電晶體管NM1的放電晶體管NM1的回掃行為，ESD保護(hù)電路10能夠吸收施加在節(jié)點B上的Vb>Va的能量，從而保護(hù)集成電路免遭ESD損壞。

由上述分析可見，由于放電晶體管NM1的結(jié)構(gòu)對稱，通過將放電晶體管NM1的體區(qū)BK耦接電壓Va和Vb中的較小值，ESD保護(hù)電路10會像圖3所示那樣雙向工作。由于存在這樣的雙向工作，本發(fā)明提出的ESD保護(hù)電路不僅能夠如傳統(tǒng)ESD保護(hù)電路那樣向集成電路提供ESD保護(hù)，還能夠阻止耦接至節(jié)點B的噪音進(jìn)入電路(普遍地，尤其是在大電流、快速開關(guān)的應(yīng)用場合中，節(jié)點B處存在噪音)。這樣，集成電路可以免受噪聲干擾。

應(yīng)當(dāng)理解，在上述實施例中，為了簡潔之目的，放電晶體管NM1的耦接至節(jié)點A的第一端示例性地包括漏極D而放電晶體管NM1的耦接至節(jié)點B的第二端示例性地包括源極S。然而，由于NMOS晶體管和ESD保護(hù)電路10具有對稱結(jié)構(gòu)，放電晶體管NM1的第一端和第二端都可以用來提供或收集電荷載流子，因而放電晶體管NM1的漏極D和源極S可以互換。

圖4示出依據(jù)本發(fā)明一實施例的用于圖1所示ESD保護(hù)電路10的體區(qū)奪取電路40。體區(qū)奪取電路40示例性地包括耦接至節(jié)點A的第一輸入端、耦接至節(jié)點B的第二輸入端以及用來提供體區(qū)偏置電壓Vbk的輸出端。

如圖4所示，體區(qū)奪取電路40示例性地包括NMOS晶體管NM2和NM3。NMOS晶體管NM2包括第一端(如漏極)、第二端(如源極)、第三端(如柵極)和第四端(如體區(qū))。其中，NMOS晶體管NM2的第一端和第三端分別耦接至體區(qū)奪取電路40的第二輸入端和第一輸入端以分別接收電壓Vb和Va。NMOS晶體管NM3包括第一端(如漏極)、第二端(如源極)、第三端(如柵極)和第四端(如體區(qū))。其中，NMOS晶體管NM3的第一端和第三端分別耦接至體區(qū)奪取電路40的第一輸入端和第二輸入端以分別接收電壓Va和Vb。NMOS晶體管NM2和NM3和第二端和第四端耦接在一起且作為體區(qū)奪取電路40的輸出端以提供體區(qū)偏置電壓Vbk。

應(yīng)當(dāng)理解，上述實施例中的MOSFET NM2和NM3只是示例性的，不應(yīng)用來限制本發(fā)明，在其它實施例中，MOSFET NM2和NM3也可以由其它合適的元器件代替，如BJT、IGBT等等。在另外的實施例中，N型MOSFET也可以由P型MOSFET代替。

當(dāng)電壓Vb大于電壓Va時，例如，當(dāng)Vb＝10V且Va＝5V時，由于NMOS晶體管NM3的柵-源電壓高于NMOS晶體管NM3的導(dǎo)通閾值電壓，NMOS晶體管NM3導(dǎo)通；而NMOS晶體管NM2的柵-源電壓低于NMOS晶體管NM2的導(dǎo)通閾值電壓，NMOS晶體管NM2關(guān)斷。結(jié)果，電壓Va被提供來作為體區(qū)偏置電壓Vbk。換句話說，體區(qū)偏置電壓Vbk等于電壓Va。相反，當(dāng)電壓Vb小于電壓Va時，例如，當(dāng)Vb＝0V且Va＝5V時，由于NMOS晶體管NM2的柵-源電壓高于NMOS晶體管NM2的導(dǎo)通閾值電壓，NMOS晶體管NM2導(dǎo)通；而NMOS晶體管NM3的柵-源電壓低于NMOS晶體管NM3的導(dǎo)通閾值電壓，NMOS晶體管NM3關(guān)斷。結(jié)果，體區(qū)偏置電壓Vbk等于電壓Vb。從上述分析可見，體區(qū)奪取電路40輸出電壓Va和Vb中電壓值較小的那個。

圖5示出依據(jù)本發(fā)明一實施例的包括圖4所示體區(qū)奪取電路40的圖1中的ESD保護(hù)電路10的半導(dǎo)體器件50。如圖5所示，半導(dǎo)體器件50包括具有上表面且用作放電晶體管NM1和NMOS晶體管NM2和NM3的體區(qū)的P型阱PW(在本發(fā)明中也稱作半導(dǎo)體層)。在P型阱PW內(nèi)制作有用作放電晶體管NM1的源極S的第一高摻雜N型阱51以及用作放電晶體管NM1和體區(qū)奪取電路40中NMOS晶體管NM3漏極的第二高摻雜N型阱52。在P型阱PW內(nèi)還制作有用作體區(qū)奪取電路40中NMOS晶體管NM2和NM3源極的第三高摻雜N型阱54以及用作體區(qū)奪取電路40中晶體管NM2的漏極的第四高摻雜N型阱56。N阱51、52、54和56與P阱PW的上表面相接觸且彼此之間由P阱PW隔離開。柵極53、55和57形成于P阱PW之上且與P阱PW之間絕緣地隔離開。柵極53橫跨在第一N阱51和第二N阱52的部分區(qū)域上方且用作放電晶體管NM1的柵極。柵極55橫跨在第二N阱52和第三N阱54的部分區(qū)域上方且用作NMOS晶體管NM3的柵極。柵極57橫跨在第三N阱54和第四N阱56的部分區(qū)域上方且用作NMOS晶體管NM2的柵極?？蛇x地，高摻雜P型阱58可形成于P型阱PW中，作為接觸區(qū)以將P阱PW耦合至偏置電壓。

參照圖5，第一N阱51、第四N阱56和柵極55均耦接到節(jié)點B以接收電壓Vb。第二N阱52和柵極57耦接至節(jié)點A以接收電壓Va。另外，第三N阱54和柵極53均通過接觸區(qū)58電耦接至P阱PW。

繼續(xù)參照圖5，半導(dǎo)體器件50還包括在其中用來制作ESD保護(hù)電路10和其它IC器件的P型襯底PSUB。另外，半導(dǎo)體器件50還在P阱PW周圍制作有N型埋層NBL，該N型埋層NBL位于P阱PW和襯底PSUB之間以將襯底PSUB和P阱PW隔離開來，從而將ESD保護(hù)電路10和其它IC器件隔離開。本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，在其它實施例中，N型深阱、SOI(Silicon-On-Insulator)結(jié)構(gòu)或其它隔離結(jié)構(gòu)也可取代N型埋層NBL用來將P阱PW和襯底PSUB隔離開來。

繼續(xù)參照圖5，在所示實施例中，埋層NBL和襯底PSUB分別通過接觸區(qū)59和510耦接至電壓Vb以將P阱PW和襯底PSUB隔離開，以防止由于P阱PW浮置而可能耦接至電壓Va或Vb，從而使得P阱PW、埋層NBL和襯底PSUB形成的寄生三極管導(dǎo)通，進(jìn)而使P阱PW和襯底PSUB電耦接在一起。當(dāng)然，本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，也可以由其它的結(jié)構(gòu)來提供所需的隔離。

圖6示出依據(jù)本發(fā)明一實施例的包括圖4所示體區(qū)奪取電路40的圖1中的ESD保護(hù)電路10的半導(dǎo)體器件60。圖6所示的半導(dǎo)體器件60具有和半導(dǎo)體器件50類似的結(jié)構(gòu)，因此，對于其相同部分，此處不再描述，而僅對其不同之處詳加說明。圖6所示的第一N阱51、第二N阱52和柵極53分別包括至少一個N型子阱61-n，至少一個N型子阱62-n和至少一個子?xùn)艠O63-(2n-1)，其中n為正整數(shù)。至少一個N型子阱61-n，至少一個N型子阱62-n和至少一個子?xùn)艠O63-(2n-1)分別作為ESD保護(hù)電路10中放電晶體管NM1的源極、漏極和柵極。如圖6所示，至少一個N型子阱61-n和至少一個N型子阱62-n在P阱PW中交叉排列，且至少一個子?xùn)艠O63-(2n-1)中的每一個均形成于P阱PW之上且與P阱PW絕緣地隔離開，且橫跨在至少一個N型子阱61-n的部分區(qū)域和至少一個N型子阱62-n的部分區(qū)域之上。如圖6所示，N型子阱61-n耦接至節(jié)點B以接收電壓Vb，N型子阱62-n耦接至節(jié)點A以接收電壓Va，子?xùn)?3-(2n-1)電耦接至P阱PW。這樣的交指結(jié)構(gòu)可以提高放電晶體管NM1的寬度，從而提高放電晶體管NM1的載流能力。在其它實施例中，為了功能需求，ESD保護(hù)電路10中的任何晶體管都可以采用多指結(jié)構(gòu)。

雖然已參照幾個典型實施例描述了本發(fā)明，但應(yīng)當(dāng)理解，所用的術(shù)語是說明和示例性、而非限制性的術(shù)語。由于本發(fā)明能夠以多種形式具體實施而不脫離發(fā)明的精神或?qū)嵸|(zhì)，所以應(yīng)當(dāng)理解，上述實施例不限于任何前述的細(xì)節(jié)，而應(yīng)在隨附權(quán)利要求所限定的精神和范圍內(nèi)廣泛地解釋，因此落入權(quán)利要求或其等效范圍內(nèi)的全部變化和改型都應(yīng)為隨附權(quán)利要求所涵蓋。