本申請是申請?zhí)枮?01180058243.5、申請日為2011年11月30日、發(fā)明名稱為“對改進(jìn)型晶體管的源/漏延伸控制”的發(fā)明專利申請的分案申請。

本公開涉及用于形成具有改進(jìn)的操作特性的改進(jìn)型(advanced)晶體管的結(jié)構(gòu)和工藝，所述結(jié)構(gòu)包括改進(jìn)的溝道、源/漏延伸部、柵極間隔體(spacer)或減少的溝道摻雜劑污染，本公開還涉及包括該改進(jìn)型晶體管的集成電路和系統(tǒng)。

背景技術(shù)：

將更多的晶體管安裝在單個管芯上對減小電子設(shè)備的成本并提高其功能性能力來說是合乎需要的。半導(dǎo)體制造商所使用的常見策略是僅僅減小場效應(yīng)晶體管(fet)的柵極尺寸并成比例地縮小晶體管源極、漏極和晶體管之間的所需互連的面積。然而，由于被稱為“短溝道效應(yīng)”的現(xiàn)象，簡單的成比例縮小并不總是可能的。短溝道效應(yīng)當(dāng)在晶體管柵極之下的溝道長度在大小上比得上工作的晶體管的耗盡深度的時候特別嚴(yán)重，并短溝道效應(yīng)可包括閾值電壓的減小、嚴(yán)重的表面散射、漏致勢壘降低(dibl)、源極/漏極穿通和電子遷移率問題。

減輕一些短溝道效應(yīng)的常規(guī)方法可包括在源極和漏極周圍的口袋注入物(pocketimplant)或暈環(huán)注入物(haloimplant)的注入。暈環(huán)注入關(guān)于晶體管源極和漏極可以是對稱的或非對稱的，且暈環(huán)注入典型地提供在晶體管阱與源極和漏極之間的較平滑的摻雜梯度。然而，雖然這樣的注入提高了一些電氣特性(例如閾值電壓滾降和漏致勢壘降低)，但產(chǎn)生的增加的溝道摻雜可能不利地影響電子遷移率并減小溝道跨導(dǎo)，這主要由于在溝道中增加的摻雜劑散射。

很多半導(dǎo)體制造商試圖通過使用新的晶體管類型(包括全部或部分地耗盡的絕緣體上硅(soi)晶體管)來減小短溝道效應(yīng)。soi晶體管被構(gòu)建在覆在絕緣體層上的薄硅層上，具有使短溝道效應(yīng)最小化的無摻雜或低摻雜溝道，且不需要用于操作的深阱注入。遺憾的是，建立適當(dāng)?shù)慕^緣體層是昂貴的且難以實現(xiàn)?，F(xiàn)代soi技術(shù)可使用硅晶片，但往往需要昂貴和耗費時間的額外晶片處理步驟來制作絕緣氧化硅層，絕緣氧化硅層在器件級單晶硅的表面層之下延伸跨過整個晶片。

在硅晶片上制作這樣的氧化硅層的一種常見的方法包括氧的高劑量離子注入和高溫退火以在體塊(bulk)硅晶片中形成隱埋氧化物(box)層?？商娲兀赏ㄟ^將硅晶片粘合到在其表面上具有氧化層的另一硅晶片(“柄(handle)”晶片)來制造soi晶片。然而，box形成和層轉(zhuǎn)移都往往是具有相對高的故障率的代價高的制造技術(shù)。因此，soi晶體管的制造對很多領(lǐng)先的制造商來說不是在經(jīng)濟(jì)上有吸引力的解決方案。包括處理“浮體”效應(yīng)的晶體管再設(shè)計的成本、開發(fā)新的soi特定的晶體管工藝的需要以及被加到soi晶片成本中的其它電路變化在內(nèi)的各種因素使這些解決方案在很多情況下不令人滿意。

被研究的另一可能的改進(jìn)型晶體管使用多柵晶體管，多柵晶體管如同soi晶體管，通過在溝道中具有很少摻雜或沒有摻雜來最小化短溝道效應(yīng)。通常被稱為finfet(由于部分地被柵極圍繞的鰭形溝道)，針對具有28納米或更小的晶體管柵極尺寸的晶體管，提出finfet晶體管的使用。但是再次，像soi晶體管一樣，雖然移到完全新的晶體管結(jié)構(gòu)解決了一些短溝道效應(yīng)問題，但它產(chǎn)生其它問題，常常需要比soi甚至更多的大量晶體管布局再設(shè)計。考慮到可能需要復(fù)雜非平面晶體管制造技術(shù)來制造finfet，以及考慮到在建立針對finfet的新工藝流程時的未知困難，制造商不情愿投資于能夠制造finfet的半導(dǎo)體制造設(shè)備。

包括基本上無摻雜的溝道以及設(shè)定工作的晶體管的耗盡深度的高摻雜的、深度隱埋的“屏蔽”層的深度耗盡溝道(ddc)晶體管有潛力作為對soi和finfet晶體管的具成本效益和可制造的備選方案。與使用重?fù)诫s溝道的常規(guī)晶體管比較，無摻雜溝道的使用可基本上減少閾值電壓的變化，閾值電壓的變化歸因于溝道中的隨機摻雜劑波動。閾值電壓變化的嚴(yán)格控制也可使晶體管設(shè)計者能夠減小晶體管工作電壓，和/或能夠創(chuàng)造快速切換(低閾值電壓晶體管)或在稍微較慢地切換的同時節(jié)省功率(高閾值電壓晶體管)的晶體管。與soi晶體管不同，ddc晶體管的結(jié)構(gòu)和工藝往往不需要box或在溝道之下的其它絕緣層以對閾值電壓進(jìn)行嚴(yán)格控制；并且與finfet不同，ddc晶體管往往不需要用于操作的電路布局的昂貴再設(shè)計。ddc晶體管在suvolta有限公司(本專利申請的受讓人)擁有的下面的專利申請中被更詳細(xì)地描述：標(biāo)題為“electronicdevicesandsystems,andmethodsformakingandusingthesame”的申請?zhí)?2/708497的申請；標(biāo)題為“l(fā)owpowertransistors,systems,andprocessimprovements”的申請?zhí)?1/323255的申請；以及標(biāo)題為“diverseandlowpowertransistors,systemsandprocessimprovements”的申請?zhí)?1/357492的申請。通過引用將上述專利申請的全部內(nèi)容并入本文

閾值電壓控制以及ddc晶體管的有效工作可能需要仔細(xì)關(guān)注無摻雜溝道特征，包括溝道長度、深度和在與溝道接觸的源極/漏極處的摻雜劑梯度。遺憾的是，用于控制溝道間隔并減小短溝道效應(yīng)的傳統(tǒng)技術(shù)可能需要源極/漏極延伸(一般通過在柵極間隔體之下的向外擴(kuò)散形成)或暈環(huán)注入(haloimplant)以減小源極/漏極結(jié)梯度?？梢酝ㄟ^使用與源極和漏極相同的摻雜類型的低能量摻雜劑注入物來朝著彼此延伸源極/漏極，從而建立源極/漏極延伸部(也被稱為輕摻雜漏極-“l(fā)dd”)，以稍微減小溝道長度。暈環(huán)注入可通過在源極/漏極周圍的反摻雜劑的高角度注入來建立，反摻雜劑的高角度注入幫助防止漏極耗盡區(qū)過度擴(kuò)展到晶體管溝道中。遺憾的是，常規(guī)源極/漏極延伸和暈環(huán)注入都可能以不需要的注入物來引起溝道的污染，該污染減少或破壞具有ddc結(jié)構(gòu)的無摻雜溝道或晶體管的優(yōu)點。

當(dāng)牽涉到支持多晶體管類型或需要多次注入的管芯時，溝道摻雜劑污染的問題可能變得甚至更嚴(yán)重。多次注入增加摻雜劑擴(kuò)散到溝道中的概率，每次注入變成溝道污染的可能來源。此外，每個單獨的源極/漏極延伸和暈環(huán)注入工藝步驟可由于清潔(灰化ashing)步驟而引起襯底層的硅侵蝕，并可能由于側(cè)向氧化冒損壞晶體管柵極介電角的危險。在“片上系統(tǒng)”、微處理器或混合信號處理器以及很多其它改進(jìn)型器件(例如存儲器、fpga或模擬/數(shù)字傳感器)中，常常在每個管芯中使用數(shù)十個單獨的源極/漏極延伸和暈環(huán)注入，每個注入工藝步驟引入更多的摻雜劑污染，使晶體管柵極結(jié)構(gòu)稍微退化，并增加晶體管故障的風(fēng)險。甚至在源極/漏極延伸和暈環(huán)注入工藝步驟之間的簡單的時間延遲也可引起柵極介電層對氧化的增加的暴露，該氧化損壞柵極介電。雖然已建議使用氮化硅的“l(fā)”形間隔體來保護(hù)柵極介電在多個源極/漏極延伸和暈環(huán)注入工藝步驟期間免受側(cè)向氧化“角”攻擊，但是形成l間隔體所需的空間通常減小晶體管內(nèi)間隔，并使其它處理步驟(例如可拉伸膜的生長或放置或源極/漏極應(yīng)力注入)復(fù)雜化。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一個方案，提供一種不進(jìn)行暈環(huán)注入的晶體管，包括：柵極；源極區(qū)；漏極區(qū)；無摻雜外延生長的溝道層，位于所述柵極下方，并且在所述源極區(qū)與所述漏極區(qū)之間延伸；第一高摻雜層，位于所述溝道層下方，并且能夠與所述溝道層共同延伸；第二高摻雜層，位于所述第一高摻雜層下方，并且能夠與所述第一高摻雜層共同延伸；注入的源極/漏極延伸部，位于所述柵極下方，并且從所述源極區(qū)和所述漏極區(qū)朝向彼此延伸。

根據(jù)本發(fā)明的另一方案，提供一種管芯，包括多個晶體管，所述多個晶體管中的至少一個具有：柵極；源極區(qū)；漏極區(qū)；無摻雜外延生長的溝道層，位于所述柵極下方，并且在所述源極區(qū)與所述漏極區(qū)之間延伸；第一高摻雜層，位于所述溝道層下方，并且能夠與所述溝道層共同延伸；第二高摻雜層，位于所述第一高摻雜層下方，并且能夠與所述第一高摻雜層共同延伸；注入的源極/漏極延伸部，位于所述柵極下方，并且從所述源極區(qū)和所述漏極區(qū)朝向彼此延伸。

在本發(fā)明中，間隔體架構(gòu)的使用以及源極/漏極延伸和暈環(huán)注入工藝步驟的減小和/或消除允許了具有改進(jìn)的布局的較小晶體管的制造，允許改進(jìn)型的可拉伸膜放置或源極/漏極應(yīng)變工程，簡化了工藝流程，并消除或極大地減少了歸因于對準(zhǔn)不良或不正確的暈環(huán)注入所致的故障。

附圖說明

圖1示出不需要暈環(huán)注入的具有源極/漏極延伸部的ddc晶體管；

圖2是示出常規(guī)摻雜溝道晶體管(點線)和ddc晶體管(實線)的源極/漏極延伸部摻雜劑密度的曲線圖；

圖3是兩個柵極的一部分的現(xiàn)有技術(shù)實施例，每個柵極都具有氮化硅l-間隔體；以及

圖4是兩個柵極的一部分的實施例，每個柵極具有適合于無暈環(huán)晶體管結(jié)構(gòu)的間隔體。

具體實施方式

在圖1中看到可在體塊cmos襯底上制造的改進(jìn)的晶體管。場效應(yīng)晶體管(fet)100被配置成部分由于溝道注入物的最小化而具有極大地減小的短溝道效應(yīng)和減小的閾值電壓變化。fet100包括柵電極102、源極104、漏極106和位于溝道110之上的柵極介電層108。在工作時，溝道110被深度耗盡，與常規(guī)晶體管相比形成所謂的深度耗盡溝道(ddc)，耗盡深度部分地由高摻雜屏蔽區(qū)112設(shè)定。雖然溝道110基本上是無摻雜的并如所示那樣位于高摻雜屏蔽區(qū)112之上，但是它可能包括具有不同的摻雜濃度的簡單或復(fù)雜分層。這一摻雜分層可包括具有比屏蔽區(qū)112的摻雜濃度小的摻雜濃度的閾值電壓設(shè)定區(qū)111，該屏蔽區(qū)112可選地位于溝道110中的柵極介電層108和屏蔽區(qū)112之間。閾值電壓設(shè)定區(qū)111允許在fet100的操作閾值電壓中的小調(diào)節(jié)，同時保持大部分溝道110基本上無摻雜。特別是，溝道110中相鄰于柵極介電層108的那個部分應(yīng)保持無摻雜。此外，穿通抑制區(qū)113在屏蔽區(qū)112之下形成。與閾值電壓設(shè)定區(qū)111一樣，穿通抑制區(qū)113具有比屏蔽區(qū)112的摻雜濃度小的摻雜濃度，同時穿通抑制區(qū)113的摻雜濃度高于高摻雜p阱和襯底116的總體摻雜濃度。

在工作中，可施加偏置電壓122vbs到源極104以進(jìn)一步修改工作閾值電壓，且p+端子126可在連接124處連接到p阱114以閉合電路。柵極疊層包括柵極電極102、柵極觸點118和柵極介電層108。柵極間隔體130被包括以使柵極與源極和漏極分離，且注入的源極/漏極延伸部(sde)132將源極和漏極在柵極間隔體和柵極介電層108之下延伸，減小了柵極長度并提高了fet100的電氣特性。

在這個示例性實施例中，fet110被示為具有由n型摻雜材料制成的源極和漏極的n溝道晶體管，該源極和漏極在為p型摻雜硅襯底的襯底上形成，提供在襯底116上形成的p阱(p-well)114。然而，應(yīng)當(dāng)理解，利用對襯底或摻雜材料的適當(dāng)變化，可替換從其它適當(dāng)?shù)囊r底(例如基于砷化鎵的材料)形成的非硅p型半導(dǎo)體晶體管。源極104和漏極106可使用常規(guī)摻雜注入工藝和材料來形成，并且源極104和漏極106可包括注入應(yīng)力導(dǎo)致的源極/漏極結(jié)構(gòu)、凸起和/或凹進(jìn)的源極/漏極、非對稱地?fù)诫s的、反摻雜的或晶體結(jié)構(gòu)改動的源極/漏極、或根據(jù)ldd(低摻雜漏極)技術(shù)的源極/漏極延伸區(qū)的注入摻雜之類的變化。也可使用改變源極/漏極工作特性的各種其它技術(shù)，在某些實施方式中該其它技術(shù)包括使用異質(zhì)摻雜劑材料作為補償摻雜劑以改變電氣特性。

fet100的某些實施例完全省略對源極/漏極周圍的區(qū)的暈環(huán)注入(或具有非常小的注入劑量)。暈環(huán)注入在晶體管源極和漏極附近建立了延伸到溝道中的局部的階梯的摻雜劑分布。想要減小不需要的源極/漏極泄漏傳導(dǎo)或“穿通”電流的晶體管設(shè)計者常常需要暈環(huán)注入。遺憾的是，暈環(huán)注入往往將摻雜劑污染引入到溝道中。這些污染可改變閾值電壓，增加晶體管之間的閾值電壓的變化性，并降低遷移率和溝道跨導(dǎo)，這是歸因于溝道中的摻雜劑散射中心的不利影響。此外，暈環(huán)注入通常需要至少兩個單獨的處理步驟，使管芯晶片在不同的位置(例如，0、90、180或270度)之間旋轉(zhuǎn)，且具有多晶體管類型的管芯可能甚至需要多次單獨的暈環(huán)注入。

fet100的一個實施例支持具有嚴(yán)格控制的擴(kuò)散傳播的輕注入暈環(huán)的使用，嚴(yán)格控制的擴(kuò)散傳播最低限度地影響溝道摻雜密度，溝道摻雜密度在柵極介電層108鄰近或附近通常保持低于大約5x10¹⁷個摻雜劑原子/cm³。暈環(huán)摻雜劑密度應(yīng)被選擇為確保在閾值電壓中存在小變化或不存在變化，閾值電壓主要由柵電極102、閾值電壓設(shè)定區(qū)111和屏蔽區(qū)112的組合來設(shè)定。此外，如果輕暈環(huán)注入被使用，則摻雜劑從暈環(huán)的側(cè)向擴(kuò)散或遷移應(yīng)被控制以在注入的源極/漏極延伸部132之間延伸的溝道體積中維持小于大約5x10¹⁷原子/cm³的摻雜劑濃度。

fet100的其它實施例基本上根本不使用暈環(huán)注入。這樣的“無暈環(huán)”晶體管和工藝制造起來花費較少，因為不需要暈環(huán)注入工藝步驟，且消除了由于未對準(zhǔn)的暈環(huán)注入或?qū)o摻雜溝道的不希望的污染而引起的故障的任何機會。因為改進(jìn)型管芯制造工藝目前需要數(shù)十次高角度注入，消除或極大地減少暈環(huán)注入的數(shù)量明顯減少了制造時間并簡化了管芯處理。這對于具有65納米或更小的柵極長度(通常被稱為32納米“節(jié)點”)的管芯來說尤其重要。在65納米的柵極長度的情況下，在源極和漏極之間的溝道長度如此短以至于不良地對準(zhǔn)的暈環(huán)注入可容易污染整個溝道，極大地降低了溝道遷移率并增加了閾值電壓變化。當(dāng)節(jié)點尺寸減小到45nm、32nm、28nm、22nm或甚至15nm時，這個問題增大，所以需要最少的暈環(huán)注入或沒有暈環(huán)注入的任何工藝或晶體管提供顯著的優(yōu)點。

柵電極102可由常規(guī)材料形成，這些材料優(yōu)選地包括但不限于金屬、金屬合金、金屬氮化物和金屬硅化物以及其疊層板和其合成物。在某些實施例中，柵電極102也可由多晶硅(包括例如高摻雜多晶硅和多晶硅-鍺合金)形成。金屬或金屬合金可包括包含鋁、鈦、鉭或其氮化物的那些材料，該材料包括包含諸如氮化鈦之類的化合物的鈦。柵電極102的形成可包括硅化物方法、化學(xué)氣相沉積方法和物理氣相沉積方法，例如但不限于蒸發(fā)方法和濺射方法。一般，柵電極102具有從大約1納米到大約500納米的總厚度。

柵極介電層108可包括諸如氧化物、氮化物和氮氧化合物之類的常規(guī)介電材料?？商娲?，柵極介電層108可通常包括較高介電常數(shù)的介電材料，該介電材料包括但不限于二氧化鉿、硅酸鉿、氧化鋯、氧化鑭、氧化鈦、鈦酸鍶鋇和鋯鈦酸鉛、基于金屬的介電材料以及具有介電特性的其它材料。優(yōu)選的含鉿氧化物包括hfo2、hfzrox、hfsiox、hftiox、hfalox等。根據(jù)組成和可用的沉積處理設(shè)備，柵極介電層108可通過例如熱氧化或等離子體氧化、氮化方法、化學(xué)氣相沉積方法(包括原子層沉積方法)和物理氣相沉積方法之類的方法來形成。在一些實施方式中，可使用介電材料的多個或復(fù)合層、疊層板和合成混合物。例如，柵極介電層可由具有在大約0.3nm和1nm之間的厚度的基于sio2的絕緣體以及具有在大約0.5nm和4nm之間的厚度的基于二氧化鉿的絕緣體形成。一般，柵極介電層具有從大約0.5納米到大約5納米的總厚度。

溝道110在柵極介電層108之下和高摻雜的屏蔽區(qū)112之上形成。溝道110也接觸源極104和漏極106并在源極104和漏極106之間延伸。優(yōu)選地，溝道區(qū)包括在柵極介電層108鄰近或附近的具有小于大約5x10¹⁷摻雜劑原子/cm³的摻雜劑濃度的基本上無摻雜的硅。溝道厚度一般范圍可從5納米到50納米。在某些實施方式中，溝道110由屏蔽區(qū)上的純硅或基本上純的硅的外延生長形成。可替代地，可使用鍺硅或其它改進(jìn)型的溝道材料。

通過在柵極(其包括柵電極102和柵極介電層108)之下延伸源極104和漏極106的源極/漏極延伸部132來稍微減小在源極和漏極之間的溝道110的有效長度。如所示出的，源極/漏極延伸部132從相應(yīng)的源極和漏極朝著彼此延伸，在柵極間隔體130之下和柵極介電層108的一部分之下延伸。源極/漏極延伸部也被稱為輕摻雜漏極(ldd)或雙擴(kuò)散漏極(ddd)，且一般被用于減小溝道長度，用于減小溝道熱載流子并用于減小不利地影響晶體管性能的其它短溝道效應(yīng)。為了改進(jìn)的工作，fet100具有源極/漏極延伸部，該源極/漏極延伸部被小心地注入以提供基本上大于溝道摻雜劑濃度以及等于或小于源極/漏極摻雜劑濃度的期望摻雜劑濃度。在某些實施例中，源極/漏極延伸摻雜劑濃度被選擇為小于源極和漏極的摻雜劑濃度的四分之一(1/4)。為了最佳性能，源極/漏極延伸摻雜劑濃度通常被選擇為在源極/漏極摻雜劑濃度的四分之一和二十分之一(1/20)。在注入之后，工藝條件(包括退火溫度)被選擇為防止通過擴(kuò)散或遷移的在源極/漏極延伸部之間的溝道的摻雜劑污染。

由于注入物條件、注入后擴(kuò)散、退火和摻雜劑活化條件的變化和甚至可選的抗遷移技術(shù)(例如碳注入)的變化，難以在晶體管中控制源極/漏極延伸摻雜劑密度。在常規(guī)mosfet中，閾值電壓變化(σvt)的統(tǒng)計度量和閾值電壓(vt)由溝道層中的摻雜劑濃度(和摻雜劑濃度變化)設(shè)定。一般，這個vt“調(diào)節(jié)”包含直接對溝道的或在溝道附近的多次摻雜劑注入(例如，導(dǎo)致?lián)诫s劑擴(kuò)散到溝道中的暈環(huán)注入)以產(chǎn)生在溝道中的大于大約5x10¹⁸摻雜劑原子/cm³的退火后摻雜劑濃度。由于此，在常規(guī)mosfet中，在溝道中需要甚至更高劑量的源極/漏極延伸以適當(dāng)?shù)匮由煸礃O/漏極。然而，這樣的高劑量注入引起增加σvt的過度蔓延(摻雜劑的散布的統(tǒng)計度量)，并引起高疊加電容。因為ddc溝道摻雜劑濃度為大約比常規(guī)mosfet的溝道摻雜劑濃度小的數(shù)量級，用于制造ddc晶體管的源極/漏極延伸活化注入具有可以比制造常規(guī)mosfet所需的劑量低10倍多的劑量。這在圖2中被看到，其中圖200將常規(guī)mosfet源極/漏極延伸的摻雜劑密度和溝道摻雜劑密度(點線)與需要極大地減小的源極/漏極延伸和溝道摻雜劑密度(實線)的ddc源極/漏極延伸進(jìn)行比較。相對的溝道相比源極/漏極延伸的摻雜劑密度大約對于兩種晶體管類型是相同的，但ddc源極/漏極延伸將具有基本上更高的σvt，將提供更高的接觸電阻，并將較少受到不利的短溝道效應(yīng)。

如進(jìn)一步在圖1中公開的，閾值電壓設(shè)定區(qū)111位于屏蔽區(qū)112之上，且一般被形成為薄的摻雜區(qū)、層或平面，該薄的摻雜區(qū)、層或平面像源極/漏極延伸一樣被處理以使得溝道摻雜劑濃度保持低。代替用于調(diào)節(jié)閾值電壓的常規(guī)溝道注入，ddc晶體管部分地依賴于變化的摻雜劑濃度、厚度，并且與柵極介電層和屏蔽區(qū)的分離允許對在工作的fet100中的閾值電壓的受控輕微調(diào)節(jié)。在某些實施例中，閾值電壓設(shè)定區(qū)111被摻雜以具有在大約1x10¹⁸摻雜劑原子/cm³和大約1x10¹⁹摻雜劑原子/cm³之間的濃度。閾值電壓設(shè)定區(qū)111可通過幾個不同的工藝來形成，這些工藝包括：1)原位外延摻雜；2)薄硅層的外延生長，緊接著是嚴(yán)格控制的摻雜劑注入(例如，delta摻雜)；3)薄硅層的外延生長，緊接著是原子從屏蔽區(qū)112的摻雜擴(kuò)散；或4)這些工藝的任意組合(例如硅的外延生長，緊接著是摻雜劑注入和從屏蔽區(qū)112的擴(kuò)散)。在某些實施方式中，通過使用可通過分子束外延、有機金屬分解、原子層沉積或其它常規(guī)處理技術(shù)(包括化學(xué)或物理氣相沉積)而沉積的delta摻雜平面，非常低的溝道污染是可能的。這樣的delta摻雜平面可以偏移地位于基本上無摻雜的溝道之下和屏蔽區(qū)112之上。

如在圖1中看到的，高摻雜屏蔽區(qū)112設(shè)置在溝道和任何閾值電壓設(shè)定區(qū)111之下。屏蔽區(qū)112很大程度上設(shè)定工作的fet100的耗盡區(qū)的深度。有利地，屏蔽區(qū)112(和相關(guān)的耗盡深度)被設(shè)定在從與柵極長度可比較的深度(lg/1)到為柵極長度的大部分(lg/5)的深度的范圍內(nèi)的深度。在優(yōu)選實施例中，一般范圍在lg/3到lg/1.5之間。具有l(wèi)g/2或更大深度的器件對于非常低功率的操作來說是優(yōu)選的，而在較高電壓處工作的數(shù)字或模擬器件常?？尚纬捎性趌g/5和lg/2之間的屏蔽區(qū)。例如，具有32納米的柵極長度的晶體管可被形成為具有如此的屏蔽區(qū)，該屏蔽區(qū)在柵極介電層之下大約16納米(lg/2)的深度處具有峰值摻雜密度，連同在8納米(lg/4)的深度處的峰值摻雜劑密度處的閾值電壓設(shè)定區(qū)一起。

在某些實施方式中，屏蔽區(qū)112被摻雜以具有在大約5x10¹⁸摻雜劑原子/cm³和大約1x10²⁰摻雜劑原子/cm³之間的濃度，該濃度明顯大于無摻雜溝道的摻雜劑濃度，且至少稍微大于可選的閾值電壓設(shè)定區(qū)111的摻雜劑濃度。如將被認(rèn)識到的，確切的摻雜劑濃度和屏蔽區(qū)深度可被修改以提高fet100的期望工作特性，或以考慮可用的晶體管制造工藝和工藝條件。

為了幫助控制泄漏，在屏蔽區(qū)112之下形成穿通抑制區(qū)113。一般，通過對高摻雜阱的直接注入來形成穿通抑制區(qū)113，但其可以通過從屏蔽區(qū)向外擴(kuò)散、原位生長或其它已知的工藝來形成。與閾值電壓設(shè)定區(qū)111一樣，穿通抑制區(qū)113具有比屏蔽區(qū)122小的摻雜濃度，一般被設(shè)定在大約1x10¹⁸摻雜劑原子/cm³和大約1x10¹⁹摻雜劑原子/cm³之間。此外，穿通抑制區(qū)113的摻雜濃度被設(shè)定得高于阱襯底的總摻雜濃度。如將認(rèn)識到的，確切的摻雜劑濃度和深度可被修改以提高fet100的期望工作特性，或以考慮可用的晶體管制造工藝和工藝條件。使用ddc晶體管精確地設(shè)定閾值電壓的能力提供了簡化管芯處理并允許更緊湊的晶體管布局的另外優(yōu)點。

支持多種器件類型的復(fù)雜管芯受益于在晶體管布局和處理中的其它所述的改進(jìn)。這在圖3中被看到，圖3示意性示出能夠以28nm節(jié)點晶體管制造工藝制造的部分的現(xiàn)有技術(shù)多晶體管結(jié)構(gòu)210。示出了兩個晶體管柵極結(jié)構(gòu)212和214，兩個晶體管柵極結(jié)構(gòu)212和214的中心被分開大約110nm，且兩個晶體管柵極結(jié)構(gòu)212和214的相對的邊緣被分開大約70nm。如進(jìn)一步在圖3中示出的，側(cè)壁間隔體結(jié)構(gòu)220和230被分別沿著柵極結(jié)構(gòu)212和214的側(cè)壁布置，且處于覆在晶體管結(jié)構(gòu)240之上的鄰接關(guān)系中。為了簡化附圖且為了容易理解，只示出在柵極結(jié)構(gòu)的相對側(cè)上的間隔體結(jié)構(gòu)，但應(yīng)當(dāng)理解，柵極通常在每側(cè)上支承間隔體。根據(jù)現(xiàn)有技術(shù)，間隔體結(jié)構(gòu)220和230可包括以l的形狀形成(這在本領(lǐng)域中一般被稱為“l(fā)間隔體”)的薄氮化硅層222和232(每個氮化硅(si3n4)層為大約5nm到15nm厚)。l間隔體常常與需要多個源極/漏極延伸注入的晶體管結(jié)合來使用，且在美國專利6235597和7759206中被廣泛討論，這兩個專利都被轉(zhuǎn)讓給國際商用機器公司。氧化物間隔體216和218分別布置在柵極結(jié)構(gòu)212和214旁邊的氮化硅l間隔體上。如圖3所示，沿著襯底層240的在間隔體結(jié)構(gòu)220和230之間的距離(即，間隔體間開口距離)只有大約30nm。此外，如圖3所示，柵極結(jié)構(gòu)212和214分別包括柵極介電層250和柵極介電層260。在制造期間必須保護(hù)柵極介電層免受側(cè)向氧化。

雖然是可制造的，例如圖3所示的現(xiàn)有技術(shù)的間隔體架構(gòu)在65nm半導(dǎo)體節(jié)點和更小的半導(dǎo)體節(jié)點處的應(yīng)用中不是理想的。例如，如上所示，在28nm節(jié)點工藝中的間隔體間開口是僅僅大約30nm。作為結(jié)果，對鍺化硅(sige)的外延沉積以在p型fet的溝道中誘發(fā)應(yīng)力所需的氧化物掩膜來說，留有很小的空間。實際上，對于圖3所示的配置，用于epi沉積的氧化物掩膜需要至少大約25nm的間隔。此外，l-間隔體傾向于在很多蝕刻和清潔步驟期間在角處侵蝕。作為結(jié)果，在外延sige沉積期間，sige結(jié)節(jié)可在暴露的區(qū)域處形成，且不利地影響與柵極結(jié)構(gòu)212和214的電連接的整體性。此外，圖3所示的間隔體結(jié)構(gòu)為用于提供適當(dāng)?shù)脑礃O/漏極偏移的另外的間隔體留下很少的空間或沒有留下空間。此外，通過l-間隔體的額外材料借助于注入來建立源極/漏極延伸部需要較高的能量/劑量，如之前聯(lián)系圖2討論的，這增加了蔓延并引起在源極/漏極延伸摻雜劑定位中的增加的不希望的變化。

與現(xiàn)有技術(shù)的圖3相反，例如圖4所示的多晶體管結(jié)構(gòu)310需要最少的暈環(huán)注入或不需要暈環(huán)注入，并可使用允許較大的間隔體間尺寸的簡化的間隔體。這樣的間隔體架構(gòu)適合于在32nm半導(dǎo)體技術(shù)節(jié)點設(shè)備和更小的半導(dǎo)體技術(shù)節(jié)點設(shè)備(即，28、22、15nm半導(dǎo)體技術(shù)節(jié)點設(shè)備等)處制造的多種晶體管集成電路。具體地，這樣的實施例涉及用于制造包含n型場效應(yīng)晶體管(nfet或nmos)和p型場效應(yīng)晶體管(pfet或pmos)的cmos集成電路的間隔體架構(gòu)，這兩種場效應(yīng)晶體管在單個晶片、管芯或芯片上形成，并具有在柵極中心之間形成小于150nm的尺寸的緊密間隔開的晶體管柵極。此外，ddc結(jié)構(gòu)的使用允許具有不同的標(biāo)稱閾值電壓規(guī)格的不同的晶體管分組。這樣的晶體管分組可由單個源極/漏極延伸注入形成，或可替代地，允許源極/漏極延伸注入的數(shù)量的減少(例如，在管芯上的一定數(shù)量n的器件類型將需要n-m數(shù)量的源極/漏極延伸注入，其中m是在1和n之間的整數(shù))。在一些實施例中，對于在管芯上的所有晶體管器件，只需要單個源極/漏極延伸注入，極大地減少了處理成本。

如圖4所示，半導(dǎo)體結(jié)構(gòu)310包括兩個晶體管柵極結(jié)構(gòu)312和314，該結(jié)構(gòu)312和314的中心如圖3所示的晶體管的中心一樣被分開小于110nm。如在圖4中進(jìn)一步示出的，基本上由間隔體316和318(一般由氮化物或其它電介質(zhì)組成)形成的側(cè)壁間隔體結(jié)構(gòu)320和330分別沿著柵極結(jié)構(gòu)312和314的側(cè)壁布置，并處于覆在晶體管襯底340上的鄰接關(guān)系中，而沒有氮化硅或其它合成物的l間隔體的插入。柵極結(jié)構(gòu)312和314分別包括柵極介電層350和360。

與圖3所示的晶體管相反，圖4的間隔體結(jié)構(gòu)320和330沒有薄的l-形氮化硅層。相反，間隔體316和318分別直接布置在柵極結(jié)構(gòu)312和314上。如圖4所示，這減小了間隔體距離，并極大地增加了間隔體結(jié)構(gòu)320和330沿著襯底層340的距離(即，間隔體間開口距離)。

有利地，例如圖4所示的間隔體結(jié)構(gòu)為掩膜(例如氧化物掩膜)提供足夠的空間，該掩膜用于源極/漏極區(qū)中的應(yīng)力層的選擇性外延生長。上述間隔體架構(gòu)的使用以及源極/漏極延伸和暈環(huán)注入工藝步驟的減小和/或消除允許了具有改進(jìn)的布局的較小晶體管的制造，允許改進(jìn)型的可拉伸膜放置或源極/漏極應(yīng)變工程，簡化了工藝流程，并消除或極大地減少了歸因于對準(zhǔn)不良或不正確的暈環(huán)注入所致的故障。

可使用可用在各種標(biāo)準(zhǔn)半導(dǎo)體技術(shù)節(jié)點處的平面體塊(planarbulk)cmos處理技術(shù)來形成具有ddc堆疊的晶體管。對于柵極長度小于或等于65納米(包括在65nm、45nm、32nm、28nm、22nm和15nm處的那些柵極長度)的技術(shù)節(jié)點來說增強了性能益處，但更大和更小的節(jié)點可能仍然受益。雖然在上面標(biāo)識的專利申請中詳細(xì)描述了用于制造具有nmos和pmos晶體管(其具有ddc堆疊)的器件的工藝流程，但是用于制造包括沒有暈環(huán)注入、沒有l(wèi)間隔體和具有ddc溝道的晶體管的管芯的一個實施例以外延晶片開始。晶片可被注入有高摻雜屏蔽區(qū)和在該屏蔽區(qū)之下的穿通層。在某些實施例中，穿通層的摻雜水平小于屏蔽層的摻雜水平。外延硅層在屏蔽層上生長，且在外延生長期間某個限定的時間，可選地沉積delta摻雜層。在退火和摻雜劑活化之后，這個可選的沉積的delta摻雜層形成了閾值電壓設(shè)定區(qū)?？商娲鼗虼送猓瑥钠帘螀^(qū)到外延地沉積的硅層中的一些擴(kuò)散可用于幫助形成偏移電壓設(shè)定區(qū)。外延生長被繼續(xù)來為多個晶體管提供基本上無摻雜的溝道，通過淺溝槽隔離來使該多個晶體管彼此隔離。在晶體管隔離之后，制造柵極和間隔體。通過高濃度摻雜劑注入來形成源極/漏極和必要的延伸，該注入需要：利用光致抗蝕劑圖案來在pmos器件將被形成的區(qū)域中覆蓋襯底；在將形成nmos器件的區(qū)域中，將低密度n型雜質(zhì)離子注入(源極/漏極延伸注入)到襯底中；移除光致抗蝕劑圖案；利用另一光致抗蝕劑圖案在將形成nmos設(shè)備的區(qū)域中覆蓋襯底；在pmos設(shè)備將被形成的區(qū)域中將低密度p型雜質(zhì)離子注入(源極/漏極延伸注入)到襯底中；以及移除光致抗蝕劑圖案。接著，形成間隔體，且可形成可選的應(yīng)力層，該可選的應(yīng)力層包括當(dāng)被相鄰于或鄰接溝道施加時適于將應(yīng)力施加到溝道區(qū)的材料。例如，形成用于pmos器件的應(yīng)力層需要：提供暴露pmos器件的源極和漏極同時覆蓋nmos器件的氧化物掩膜；使例如sige的外延層生長；以及移除掩膜。接著使用掩膜來形成以觸點和金屬以使能與器件的電接觸。

設(shè)想支持多種晶體管類型的管芯，該晶體管類型包括具有和不具有ddc摻雜劑結(jié)構(gòu)的晶體管、具有和不具有穿通抑制的晶體管、具有不同的閾值電壓的晶體管、具有和不具有部分地由delta摻雜閾值電壓結(jié)構(gòu)設(shè)定的閾值電壓的晶體管、以及具有和不具有靜態(tài)或動態(tài)偏置的晶體管。包括所公開的晶體管結(jié)構(gòu)的電子設(shè)備可合并被配置成作為“片上系統(tǒng)”(soc)、改進(jìn)型微處理器、射頻、存儲器、以及具有一個或多個數(shù)字和模擬晶體管配置的其它管芯，并且包括所公開的晶體管結(jié)構(gòu)的電子設(shè)備能夠支持各種應(yīng)用，包括無線電話、通信設(shè)備、“智能電話”、嵌入式計算機、便攜式計算機、個人計算機、服務(wù)器和可受益于性能提高的任何其它電子設(shè)備。電子設(shè)備可選地可在同一管芯上或經(jīng)由母板、電或光互連、堆疊或通過使用3d晶片結(jié)合或封裝而連接到其它管芯的管芯上包括常規(guī)晶體管和所公開的晶體管兩者。根據(jù)本文討論的方法和工藝，可使用平面體塊cmos處理技術(shù)在硅上生產(chǎn)具有ddc和/或晶體管器件、柵極和間隔體尺寸、以及應(yīng)變或其它結(jié)構(gòu)的各種組合的系統(tǒng)。在不同的實施例中，管芯可被分成一個或多個區(qū)域，其中動態(tài)偏置結(jié)構(gòu)、靜態(tài)偏置結(jié)構(gòu)或無偏置結(jié)構(gòu)單獨地或以某種組合地存在。在動態(tài)偏置區(qū)域中，例如動態(tài)可調(diào)節(jié)器件可連同高和低vt的設(shè)備和可能的ddc邏輯器件一起存在。

雖然在附圖中描述和示出了特定示例性實施例，應(yīng)理解的是，這樣的實施例僅僅是對廣泛的發(fā)明的說明而不是限制，以及本發(fā)明不限于所示和所述的特定結(jié)構(gòu)和布置，因為本領(lǐng)域的普通技術(shù)人員可做出各種其它修改。因此，應(yīng)在說明性而不是限制性的意義上看待本說明書和附圖。