本發(fā)明涉及半導體器件領域，尤其涉及一種形成半導體器件的方法以及半導體器件。

背景技術：

半導體器件，例如二極管、絕緣柵場效應晶體管(igfet)(如金屬氧化物半導體場效應晶體管(mosfet))、絕緣柵雙極型晶體管(igbt)包括具有限定半導體器件的功能的摻雜區(qū)的半導體本體。對于一些半導體器件特性的器件參數(shù)，例如阻斷電壓能力或導通態(tài)電阻是半導體本體的在正表面與背表面之間的厚度的函數(shù)。半導體本體的厚度變化導致這樣的器件參數(shù)的分布。期望減小半導體器件的半導體本體的厚度變化。

技術實現(xiàn)要素：

本公開內容涉及一種形成半導體器件的方法。該方法包括在硅半導體本體的第一表面處形成輔助結構。該方法還包括在半導體本體上在第一表面處形成硅層。該方法還包括在第一表面處形成半導體器件元件。該方法還包括從與第一表面相反的第二表面去除半導體襯底至少直至輔助結構的朝向第二表面取向的邊緣。

本公開內容還涉及一種半導體器件。該半導體器件包括包含相反的第一表面和第二表面的半導體本體。在第一表面處有第一負載端子接觸件。在半導體本體的第二表面處有凹陷的陣列。凹陷具有小于2μm的中心至中心距離p。在第二表面處有第二負載端子接觸件并且第二負載端子接觸件覆蓋凹陷的陣列。

當閱讀以下詳細描述并且參照附圖時，本領域技術人員將認識到另外的特征和優(yōu)點。

附圖說明

包括附圖以提供對本發(fā)明的進一步理解并且附圖被并入本說明書并構成本說明書的一部分。附圖示出了本發(fā)明的實施方案并且與描述一起用于說明本發(fā)明的原理。由于通過參照下面的詳細描述將更好地理解本發(fā)明的其他實施方案和預期優(yōu)點，所以本發(fā)明的其他實施方案和預期優(yōu)點將很容易被認識到。

圖1是用于示出制造半導體器件的方法的示意性流程圖。

圖2a至圖2g是用于示出制造半導體器件的方法的過程的半導體本體的截面圖。

圖3a至圖3d是在半導體層形成之前在半導體本體上的半導體結構的布置的示意性頂視圖。

圖4a至圖4c是用于示出可以通過包括在圖2a至圖2f中所示的工藝形成的半導體器件的半導體本體的截面圖。

圖5a至圖5f是用于示出制造半導體器件的方法的半導體本體的截面圖。

具體實施方式

在下面的具體實施方式中，參照形成本發(fā)明的一部分的附圖，并且在附圖中通過示例的方式示出了本公開內容可實施的具體的實施方案。應理解，在不脫離本發(fā)明的范圍的情況下可以利用其他實施方案，并且可以做出結構或邏輯變化。例如，可以將一個實施方案所示出或描述的特征用在其他實施方案上或者結合其他實施方案以產生又一實施方案。本公開內容旨在包括這些修改方案和變化方案。使用特定語言對該實施例進行描述，這不應該被解釋為限制所附權利要求的范圍。附圖不按比例進行繪制，并且僅用于說明目的。為了清楚起見，在不同的附圖中，如果沒有另外說明，相同的元件通過相應的附圖標記表示。

術語“具有”、“含有”、“包含”、“包括”等是開放式的，并且這些術語表示存在所述結構、元件或特征，但不排除存在另外的元件或特征。單數(shù)形式旨在包括復數(shù)以及單數(shù)，除非上下文另有明確說明。

術語“電連接”描述了在電連接元件之間的永久低歐姆連接，例如在相關元件之間的直接接觸或經由金屬和/或高摻雜半導體的低歐姆連接。術語“電耦合”包括適于信號傳輸?shù)囊粋€或更多個中間元件可以存在于電耦合元件之間，例如在第一狀態(tài)暫時提供低歐姆連接和在第二狀態(tài)提供高歐姆電去耦的元件。

附圖通過表示緊鄰摻雜類型“n”或“p”的“-”或“+”示出了相對摻雜濃度。例如，“n^-”是指低于“n”摻雜區(qū)的摻雜濃度的摻雜濃度，而“n⁺”摻雜區(qū)具有比“n”摻雜區(qū)的摻雜濃度高的摻雜濃度。相同的相對摻雜濃度的摻雜區(qū)不一定具有相同的絕對摻雜濃度。例如，兩個不同的“n”摻雜區(qū)可以具有相同或不同的絕對摻雜濃度。

在以下描述中使用的術語“晶片”、“襯底”、“半導體本體”或“半導體襯底”可以包括具有半導體表面的任意基于半導體的結構。“晶片”和“結構”應被理解為包括硅(si)、絕緣體上硅(soi)、藍寶石上硅(sos)、摻雜的和未摻雜的半導體、由基底半導體基礎支持的硅的外延層和其他半導體結構。作為用于制造各種這樣的半導體器件的典型基底材料，可以使用通過切克勞斯基(cz)方法，例如由標準cz法或由磁性cz(mcz)法或由連續(xù)cz(ccz)法生長的硅晶片。另外，可以使用fz(浮區(qū))硅晶片。半導體不必是基于硅的半導體。半導體也可以是硅鍺(sige)、鍺(ge)或砷化鎵(gaas)。根據其他實施方案，碳化硅(sic)或氮化鎵(gan)可以形成半導體襯底材料。

如在本說明書中使用的術語“水平的”旨在描述基本上平行于半導體襯底或本體的第一表面或主表面的取向。這可以是例如晶片或半導體管芯的表面。

如在本說明書中使用的術語“垂直的”旨在描述基本上布置成垂直于第一表面，即平行于半導體襯底或本體的第一表面的法線方向的取向。

在本說明書中，半導體襯底或半導體本體的第二表面被認為是由下表面或背表面或后表面形成的，而第一表面被認為是由半導體襯底的上表面、前表面或主表面形成的。因此在本說明書中使用的術語“在……之上”和“在……之下”描述了一個結構特征相對另一個的結構特征的相對位置。

在本說明書中，實施方案被示出為包括p摻雜半導體區(qū)和n摻雜半導體區(qū)?？商娲?，半導體器件可以形成為具有相反的摻雜關系，使得所示的p摻雜區(qū)是n摻雜的并且所示的n摻雜區(qū)是p摻雜的。

半導體器件可以具有端子接觸件諸如接觸焊盤(或電極)，其使得能夠與集成電路或包括在半導體本體中的分立半導體器件電接觸。電極可以包括被施加至半導體芯片的半導體材料的一個或更多個電極金屬層。電極金屬層可以制造為具有任何期望的幾何形狀和任何期望的材料組成。電極金屬層可以是，例如，覆蓋區(qū)域的層的形式?？梢允褂萌魏纹谕慕饘?，例如cu、ni、sn、au、ag、pt、pd、al、ti以及這些金屬中的一種或更多種的合金作為所述材料。電極金屬層不必是同質的，或由僅一種材料制成，也就是說包含在電極金屬層中的材料的各種組成和濃度都是可以的。作為示例，電極層的尺寸可以足夠大以與布線接合。

在本文所公開的實施方案中，應用一個或更多個傳導層，特別是導電層。應當理解，任何例如“形成”或“施加”的術語旨在涵蓋字面上所有施加層的種類和技術。具體地，旨在涵蓋在其中一次作為一個整體施加層的技術例如層壓技術以及以順序的方式沉積層的技術例如濺射、電鍍、成型、cvd(化學氣相沉積)、物理氣相沉積(pvd)、蒸鍍、混合物理化學氣相沉積(hpcvd)等。

所施加的傳導層尤其是可以包括一個或更多個金屬如al、cu或sn或者其合金的層，導電糊料層和接合材料層。金屬的層可以是同質層。導電糊料可以包括分布在可汽化的或可固化的聚合物材料中的金屬顆粒，其中所述糊料可以是流體、粘性或蠟質的。接合材料可以被施加成使半導體芯片電連接和機械連接至例如載體或例如接觸夾。可以使用軟釬料或尤其是能夠形成擴散釬焊接合的釬料，例如，包括sn、snag、snau、sncu、in、inag、incu和inau中的一種或更多種的釬料。

切割工藝可以用于將晶片劃分成單個芯片。可以應用用于切割的任意技術，例如，刀片切割(鋸切)、激光切割、蝕刻等。半導體本體例如半導體晶片可以通過在帶上施加半導體晶片來進行切割，所述帶特別為切割帶，將切割圖案，特別是矩形圖案施加至半導體晶片(例如，根據一個或更多個上述技術)，并且例如沿帶的平面中的四個正交方向拉動帶。通過切割并且拉動帶，將半導體晶片劃分為多個半導體管芯(芯片)。

圖1是用于示出制造半導體器件的方法10的示意性流程圖。

應理解，雖然方法10在以下被示出并且被描述為一系列動作或事件，但是所示出的這些動作或事件的順序并不解釋為限制性的意義。例如，一些動作可以以不同的順序發(fā)生和/或與除了本文中所示出和/或所描述的那些之外的其他動作或事件同時發(fā)生。此外，可能不需要所示出的所有動作來實現(xiàn)本文公開的實施方案的一個或更多個方面。另外，本文所描繪的一個或更多個動作可以在一個或更多個獨立的動作和/或階段中執(zhí)行。

在圖1中對用于示出制造半導體器件的方法10的示意性流程圖進行了描述。

工藝特征s100包括在半導體本體的第一表面處形成輔助結構。在一些實施方案中，半導體本體的材料可以相對于輔助結構選擇性地圖案化，并且輔助結構可以被配置為耐受至少1000℃的溫度。輔助結構可以包括硅氧化物(例如，sio2)、硅氮化物(例如si3n4)、氮氧化物(例如ono)、鋁氧化物(例如al2o3)、碳的一個或更多個層；被配置為匹配半導體本體的材料的熱膨脹的這些材料的堆疊體或混合物。在一些實施方案中，輔助結構是由熱氧化工藝形成的氧化物結構。此外或作為替代，氧化物結構也可以由氧化物層沉積工藝形成，例如通過化學氣相沉積(cvd)工藝。在一些其他實施方案中，氧化物結構通過離子注入工藝被埋置在第一表面下方。例如，任選地可以例如通過預先形成的氧化物層的刻蝕或結構化工藝或者通過氧化物結構的局部生長或者通過注入工藝的局部遮蔽區(qū)域對氧化物結構進行圖案化。

工藝特征s110包括在半導體本體的第一表面處形成半導體層。在一些實施方案中，半導體層是通過諸如選擇性外延的外延工藝，例如側向外延過生長(elo)來形成。外延層可以形成為單層或可以包括堆疊在彼此之上的兩個、三個或更多個子層。例如，單層或子層可以通過引入從擴散源擴散的摻雜劑或通過離子注入摻雜和/或原位摻雜。在一些實施方案中，半導體層包括第一子層和在第一子層上的第二子層。第一子層的摻雜濃度可以大于第二子層的摻雜濃度。在一些實施方案中，第一子層的摻雜濃度可以在5×10¹⁴cm^-3至5×10¹⁹cm^-3的范圍內，并且第二子層的摻雜濃度可以在1×10¹³cm^-3至5×10¹⁹cm^-3的范圍內。第一子層和第二子層的參數(shù)如摻雜濃度和厚度可以考慮不同的器件特性進行設置。通過示例的方式，例如，第一子層的摻雜濃度和厚度可以考慮到接觸屬性或后側處理或阻斷電壓而進行設置，第二子層的摻雜濃度和厚度可以考慮到阻斷電壓要求和/或導通態(tài)電阻而進行設置。在一些實施方案中，例如二極管和/或igbt，第一子層構成包括可選的接觸件的場阻擋層或形成在其中的發(fā)射層。

工藝特征s120包括在第一表面處形成半導體器件元件。該器件元件可以包括半導體區(qū)域，例如p摻雜區(qū)和/或n摻雜區(qū)；絕緣層，例如柵極和/或場電介質；和/或層間電介質和傳導層，例如用于接觸件和/或布線的金屬層。例如，半導體區(qū)域，例如摻雜的漏極區(qū)、摻雜的源極區(qū)、摻雜的本體區(qū)、摻雜的陽極區(qū)、摻雜的陰極區(qū)可以在第一表面處通過離子注入和/或從擴散源擴散而形成。包括柵極電介質和柵電極的平面柵極結構或包括在溝槽中的柵極電介質和柵電極的柵極結構可以通過熱氧化和/或柵極電介質的層沉積和重摻雜半導體(例如多晶硅和/或金屬層)的層沉積形成。

工藝特征s130包括從與第一表面相反的第二表面去除半導體本體至少直至輔助結構的朝向第二表面取向的邊緣。材料去除可以包括：機械和/或化學工藝，包括磨削加工(例如研磨、珩磨和拋光的一種或更多種)，化學機械拋光(cmp)；以及蝕刻，例如硅的濕法蝕刻(如基于提供oh^-離子的堿性蝕刻溶液的堿性蝕刻)，以及干法蝕刻如反應性離子蝕刻。堿性蝕刻溶液的實例包括koh(氫氧化鉀)、tmah(四甲基氫氧化銨)、膽堿(羥基-三甲基乙基氯化銨)和edp(乙二胺鄰苯二酚)。該蝕刻溶液還可以含有一定量的通常用于濕法化學蝕刻的表面活性劑，例如吡嗪、曲拉通-x-100(triton-x-100)和異丙醇。

在一些實施方案中，形成作為輔助結構的氧化物結構的方法包括在離子注入能量小于100kev的情況下將氧離子通過第一表面注入半導體本體。離子注入能量也可以被設定為小于60kev。由此氧聚集體可以被埋置在半導體本體的約250nm的距離或約150nm的距離，或甚至更低的距離處。經注入的氧的縱向變化還可以減小到例如小于70nm或小于50nm的值。因此，例如，在10¹⁴cm^-2至10¹⁷cm^-2的范圍內或在10¹⁴cm^-2至5×10¹⁵cm^-2的范圍內的小劑量的氧可以足以用于在硅半導體本體內形成局部硅氧化物區(qū)域。在一些實施方案中，高電流離子注入設備被用于氧注入。在一些實施方案中，離子注入設備被用于氧注入，其使得能夠在注入期間將經注入的晶片加熱至例如300℃至600℃之間或400℃至500℃之間的溫度。將氧注入經加熱的襯底減少了由氧注入所引起的晶格缺陷的量，因此，使得能夠使用顯著小于180kev的注入能量。

通過半導體本體的熱處理，經注入的氧再分配至氧析出物。熱處理可以包括一個或更多個加熱周期，加熱周期可以包括溫度斜坡和/或溫度水平。在一些實施方案中，在1小時至5小時的第一加熱時間段內，將半導體本體加熱至配置成產生用于隨后的氧析出物形成的成核位點的第一溫度。第一溫度可以在例如800℃至900℃的范圍內。在1小時至10小時的第二加熱時間段內，將半導體本體加熱到配置成產生氧析出物的第二溫度。第二溫度可以在例如900℃至1100℃的范圍內。在一些實施方案中，在氧離子注入之前，從第一表面利用粒子對半導體本體進行輻照。粒子輻照旨在將另外的空位引入晶格用于促進隨后的氧析出物形成。以10¹³cm^-2至10¹⁵cm^-2的范圍內的劑量的電子和/或氦輻照是被配置為產生用于促進隨后的氧析出物形成的空位的粒子的示例。在氧析出物形成之前通過粒子輻照產生的空位使得在氧的離子注入期間能夠減少氧的隨后離子注入劑量和/或襯底溫度。

在一些實施方案中，氧通過第一表面的整個區(qū)域注入。在其他一些實施方案中，在氧離子注入之前，方法10還包括在第一表面上形成圖案化的離子注入掩模。例如，離子注入掩模可以是圖案化的硬掩?；驁D案化的抗蝕劑掩模。離子注入掩模的圖案可以考慮氧化物結構的功能進行選擇。當從第二表面去除半導體本體的材料時，氧化物結構可以適用于除了用作阻擋層之外的另外的目的。作為示例，在從第二表面去除半導體本體之后，氧化物結構可以用作通過第二表面的摻雜劑離子的離子注入的掩模圖案，例如，在反向傳導(rc)igbt的集電體側形成n摻雜短區(qū)(shortregion)和/或p⁺摻雜注入區(qū)期間。作為示例，在從第二表面去除半導體本體之后，氧化物結構也可以用于使摻雜的劑量減少，由此降低在被掩蔽的那些區(qū)域中的注入效率，例如，圍繞晶體管單元區(qū)域的區(qū)域如邊緣終端區(qū)域。

在一些實施方案中，方法10還包括，在圖案化的離子注入掩模形成之前，形成對準標記，并且其中圖案化的離子注入掩模與對準標記對準。對準掩模可以形成在第一表面處或構成在半導體本體的第一表面中的蝕刻凹陷，蝕刻凹陷被配置成在半導體本體的第一表面上形成(例如通過外延生長或沉積)半導體層后被識別。如果半導體層的厚度變得過大，則可能變得難以識別對準標記。在這種情況下，可以通過在半導體本體的第一表面重復形成對準掩模而重新更新對準標記。

在一些實施方案中，形成輔助結構的方法包括在半導體層的第一表面上形成輔助層圖案。例如，輔助層圖案可以通過光刻來形成。

在一些實施方案中，輔助層圖案包括開口陣列，并且開口陣列的中心至中心距離p小于2μm或小于1μm。中心至中心的距離p可以被設定為足夠小以使得能夠形成連續(xù)的外延層(例如通過側向外延過生長(elo))。中心至中心的距離p也可以被設定為足夠小以避免否則可能由磨削加工而引起的凹陷，所述磨削加工用于從第二表面去除半導體本體的材料直至輔助層圖案。

在一些實施方案中，輔助層圖案的厚度被設定在5nm至2μm的范圍內，或者在20nm至200nm的范圍內，或者在50nm至150nm的范圍內。厚度可以考慮到歸因于輔助層圖案的功能來進行選擇。作為示例，厚度可以足夠大以當從第二表面去除半導體本體的材料時使得輔助層圖案能夠用作阻擋層。厚度還可以被適當?shù)卦O定以使得輔助層圖案能夠在隨后的在半導體本體的第二表面處的摻雜或離子注入工藝中用作掩模。厚度還可以被適當?shù)卦O定以滿足當在輔助層圖案上通過側向外延過生長形成連續(xù)外延層時的晶體質量需求。應當注意到，在一些實施方案中，輔助層可能沒有被配置成用作電子器件中的電介質層。這意味著，例如，可以容許多孔或穿孔的輔助層?；蛘邠Q句話說，對于產生輔助層的方法的要求可以放寬，例如在離子注入之后在使輔助層結構化期間導致的小且不期望的附加的孔或不理想的化學計量輔助材料(例如不理想的化學計量氧化物)的小缺陷可能不會導致減薄過程中的負面影響。在此上下文中，小是指小于輔助層中的預期的開口。

在一些實施方案中，半導體層的厚度被設定為中心至中心距離p的至少十倍。在一些實施方案中，半導體本體的被輔助層圖案的輔助層材料覆蓋的表面積相對于在輔助層圖案中的開口下方的表面積的比在0.2至2的范圍內，或在0.8至1.2的范圍內，并且開口中的任一個開口的最大側向尺寸小于2μm。0.2至2的范圍或0.8至1.2的范圍有利于使在側向外延過生長過程期間產生的晶體缺陷最小化。

在一些實施方案中，方法10還包括，在第一表面處形成半導體器件元件之后，并且在從第二表面去除半導體本體之前，將半導本體經由第一表面安裝到載體。載體的特性(例如示例性材料和厚度)可以適于在從第二表面去除半導體本體的半導體材料期間起機械支持載體的功能。作為示例，載體可以是例如玻璃載體、半導體載體、箔或保護抗蝕劑。

在一些實施方案中，磨削加工用于從第二表面去除半導體本體，其中磨削加工在距離輔助結構的朝向第二表面取向的邊緣一定垂直距離處停止。然后進一步通過蝕刻工藝去除半導體本體直至輔助結構的朝向第二表面取向的邊緣。作為示例，磨削加工(例如研磨)在到達輔助結構之前數(shù)微米處終止。在一些實施方案中，磨削加工從第二表面的整個區(qū)域去除半導體材料。在一些其他實施方案中，磨削加工作用在半導體本體的除邊緣部之外的中心部，所述邊緣部圍繞對提高半導體本體的機械穩(wěn)定性無影響的中心部。蝕刻工藝可以是干法蝕刻工藝，例如反應性離子蝕刻工藝和/或濕法蝕刻工藝，例如基于提供oh^-離子的堿性蝕刻溶液的堿性蝕刻工藝。在一些實施方案中，蝕刻工藝可以被拋光工藝替換或支持。

在一些實施方案中，方法10還包括通過經由輔助圖案中的開口作用于半導體的蝕刻工藝來在半導體本體內形成凹陷。通過硅的堿性蝕刻，相對于{100}晶面和{111}晶面的不同的蝕刻速率會得到凹陷的陣列，其中凹陷與輔助層圖案的開口一致。這也可以通過利用傾斜式(tilted)反應性離子蝕刻(rie)來實現(xiàn)。根據輔助結構的輔助厚度和距離，由于由輔助層圖案引起的蝕刻工藝的遮蔽效應，該蝕刻工藝可以停止自調整。凹陷使得能夠調整在第二表面處的表面粗糙度，這對于在半導體本體與接觸層(例如在第二表面處的金屬層)之間的電接觸和/或粘合性來說會是有利的?？梢酝ㄟ^隨后的拋光和/或研磨過程降低表面粗糙度。

通過使用作為用于去除工藝的端子結構的輔助結構，將在半導體本體的第一表面處的輔助結構上的半導體層形成與從與第一表面相反的第二表面中的半導體本體減薄相結合，實現(xiàn)了半導體本體減薄的精確的方法。該方法使得能夠具有在微米或納米范圍內的精確的和明確限定的表面粗糙度的小的總厚度變化(ttv)。

在一些實施方案中，方法10還包括將摻雜劑離子通過第二表面注入半導體本體，輔助結構構成離子注入掩模。除了當從第二表面去除半導體本體時用作端子結構之外，輔助結構可以用于阻擋或衰減通過第二表面注入到半導體本體的離子的不同目的。作為示例，例如，省略在邊緣終端區(qū)中的后側電荷注入層或者通過在后側電荷注入層形成期間阻擋離子注入的功率二極管或igbt的柵極焊盤使得能夠增加的切換穩(wěn)定性(switchingrobustness)。增加的切換穩(wěn)定性導致在半導體器件的正向偏壓模式期間的這些區(qū)域中流動的載流子減少。

在一些實施方案中，方法10還包括在半導體本體上的第二表面處形成接觸層。例如，接觸層包括一種或更多種導電材料諸如高摻雜的半導體材料和/或金屬。

在一些實施方案中，方法10還包括從第二表面去除輔助結構。

圖2a至圖2g是用于示出制造半導體器件的方法的工藝特征的半導體本體100的截面圖。對于類似的工藝特征以上給出了以下參照圖2a至圖2g所示的工藝特征的進一步細節(jié)，并且以下參照圖2a至圖2g所示的工藝特征的進一步細節(jié)同樣適用。

參照圖2a的示意性截面圖1001，在半導體本體100的第一表面104處形成輔助結構作為輔助層圖案102。第一表面104與半導體本體100的第二表面105相反。

參照圖2b的示意性截面圖1002，在半導體本體100上的第一表面104處通過側向外延過生長形成半導體層106。

參照圖2c的示意性截面圖1003，在第一表面104處形成半導體器件元件。半導體器件元件的形成可以包括前端工序(feol)工藝并且在圖2c中示例為摻雜區(qū)108、109，例如源極區(qū)和本體區(qū)，以及電介質110，其可以是包括平面柵結構的側向igfet的一部分?？梢詰萌缫陨舷鄬τ诜椒?0所述的其他和/或另外的工藝。

參照圖2d的示意性截面圖1004，通過磨削加工例如研磨從第二表面105中去除半導體本體100。磨削加工在垂直距離例如在輔助層圖案102之前的幾微米處終止，并且導致由晶片中或晶片到晶片工藝散射引起的厚度變化δt。半導體本體100可以經由第一表面104安裝在由虛線112所指示的載體上。

參照圖2e的示意性截面圖1005，堿性濕法蝕刻進一步去除半導體本體100的材料直至用作蝕刻端子結構中的輔助層圖案102。堿性蝕刻溶液還去除了半導體層106的例如沒有被輔助層圖案102覆蓋的區(qū)域中的半導體層106的硅層的材料，這導致錐形凹陷114。錐形凹陷114的形狀可以通過相對于{100}和{111}晶面的不同蝕刻速率引起。

參照圖2f的示意性截面圖1006，輔助層圖案102被去除，例如通過蝕刻工藝諸如氫氟酸(hf)或干法化學蝕刻工藝。

參照圖2g的示意性截面圖1007，例如，通過從第二表面105進一步去除材料，例如通過精研(lapping)或通過各向同性蝕刻工藝如反應性離子蝕刻或通過堿性溶液(例如koh、tmah)的各向異性蝕刻工藝來降低錐形凹陷114的深度。

應當注意的是，如果輔助結構和凹陷構成將要形成的半導體器件的功能元件，那么可以省略相對于圖2g和/或圖2f描述的工藝特征。例如，如果輔助層圖案102應保持為在將要制造的半導體器件中的功能層，或者如果圖2f中所示的凹陷應保持在將要制造的半導體器件中。例如通過例如離子注入和/或擴散經由第二表面105引入摻雜劑和/或形成接觸層的另外的工藝，可以在圖2e至圖2g中的任一中所示的工藝特征之后進行。

通過結合在圖2a至圖2g所示的工藝特征，實現(xiàn)了減薄半導體本體的精確方法。該方法使得在第二表面105處能夠具有微米或納米范圍內的精確的和明確的表面粗糙度的小總厚度變化(ttv)。

圖3a至圖3d是在半導體層形成之前在半導體本體上的輔助層圖案102的布局的示意性頂視圖。

輔助層圖案102的布局可以包括多個平行的條紋(參照圖3a)、沿延伸方向各自中斷的多個平行的條紋(參照圖3b)、棋盤圖案(參照圖3c)、或網格(參照圖3d)。當輔助層圖案102的對應于半導體本體的[100]或[010]邊緣的水平或垂直邊緣和/或輔助層圖案102的角部是直角或幾乎直角時，可以提高外延過生長的質量，并且在通過elo生長的層中晶體缺陷可以減少或避免。

以上相對于圖1中所示的方法10提供了對輔助層的布局參數(shù)的進一步的細節(jié)，如垂直和側向尺寸、中心至中心的距離、或覆蓋有輔助層圖案和開口的表面積，并且對輔助層的布局參數(shù)的進一步的細節(jié)同樣適用。

在一些實施方案中，參照圖1至圖2g描述的方法和工藝特征導致半導體器件包括半導體本體，半導體本體包括相反的第一表面和第二表面。半導體器件還包括在第一表面上的第一負載端子接觸件。在半導體本體的第二表面處形成有凹陷的陣列。凹陷的中心至中心的距離p小于2μm，或小于1μm。半導體器件還包括在第二表面上的第二負載端子接觸件，第二負載端子接觸件覆蓋凹陷的陣列。以下將參照圖4a至圖4c對半導體器件的實施例進行描述。

圖4a是根據實施方案的垂直半導體器件的一部分的示意性截面圖4001。垂直半導體器件包括半導體本體400。垂直半導體器件包括在第一表面404例如半導體本體400的前表面處的第一負載端子結構420。第一負載端子結構420包括摻雜的半導體區(qū)域。摻雜的半導體區(qū)域可以通過半導體本體400的在第一表面404處的摻雜工藝(例如通過擴散和/或離子注入工藝)形成。例如，在半導體本體400的第一負載端子結構420中的摻雜的半導體區(qū)域可以包括垂直功率igfet的摻雜的源極區(qū)和本體區(qū)例如igbt的超結fet(superjunctionfet)或集電極，或者垂直功率半導體二極管或晶閘管的陽極區(qū)或陰極區(qū)。在處理半導體本體400的第一表面404處的過程中，根據在半導體本體中將要形成的功率半導體器件，可以形成控制端子結構，如包括柵極電介質和柵電極的平面柵結構和/或溝槽柵極結構。這些方法可以如參照圖2c所描述的工藝或圖1的工藝特征s120的一部分來進行。

垂直半導體器件還包括在第二表面405如半導體本體400的與第一表面404相反的后表面處的第二負載端子結構425。例如，如參照圖2e至圖2f所描述的錐形凹陷414形成在第二表面405上。第二負載端子結構425包括摻雜的半導體區(qū)域。摻雜的半導體區(qū)域可以通過半導體本體400的在第二表面405處的摻雜工藝，例如通過擴散和/或離子注入工藝形成。例如，在半導體本體400的第二負載端子結構425中的摻雜的半導體區(qū)域可以包括摻雜的場終止區(qū)、垂直功率fet的摻雜的漏極區(qū)、或igbt的發(fā)射極，或垂直功率半導體二極管的陽極區(qū)或陰極區(qū)。

如果在垂直功率半導體器件中存在至第一負載端子結構420的第一電負載端子接觸件l1和至控制端子結構的電控制端子接觸件c的話，則第一負載端子接觸件l1和電控制端子接觸件c是第一表面404上的布線區(qū)的一部分。在第二表面405上設置有至第二負載端子結構425的第二電負載接觸l2。第二負載端子接觸件覆蓋錐形凹陷414(如果仍然存在的話)。電負載接觸l1、l2和電控制端子接觸件c可以由一個或多個圖案化的傳導層，例如通過夾在其間的層間絕緣層電隔離的金屬化層形成。例如，層間絕緣層中的接觸開口可以填充有導電材料，以提供在硅半導體本體中的一個或多個圖案化的傳導層和/或有源區(qū)諸如第一負載端子結構420之間的電接觸。例如，圖案化傳導層和層間電介質層可以在半導體本體400的第一表面404上方形成布線區(qū)。例如，傳導層，例如金屬化層或金屬化層堆疊可以設置在第二表面405上。

在圖4a中所示的垂直半導體器件中，電流的流動方向是沿相反的第一表面404與第二表面405之間的垂直方向在第一負載端子接觸件l1與第二負載端子接觸件l2之間。

在圖4a中所示的實施方案中，垂直半導體器件的阻斷電壓能力可以通過在第一負載端子結構420與第二負載端子結構425之間例如在fet的本體區(qū)與漏極接觸區(qū)或場終止區(qū)之間的漂移區(qū)或基底區(qū)426的適當?shù)木嚯xd1來調節(jié)。

在圖4b的示意性截面圖4002中，基于在圖1至圖2d中所示的工藝制造的半導體器件是包括p摻雜體區(qū)430、p⁺摻雜體接觸區(qū)431和n⁺摻雜源極區(qū)432的平面柵極晶體管。柵極電介質433使柵電極434與漂移區(qū)或基底區(qū)426電隔離。柵電極434電連接至控制端接觸c。在一些實施方案中，柵電極434對應于或電耦合至控制端子接觸件c。第一負載端子接觸件l1，例如igbt的發(fā)射極端子接觸件或igfet的源極端子接觸件電連接至p摻雜體區(qū)430和n⁺摻雜源極區(qū)432。在第二表面405處的高度摻雜區(qū)438，例如igbt的p⁺摻雜雙極注入區(qū)或igfet的n⁺摻雜漏極接觸區(qū)電連接至第二負載端子接觸件l2，例如igbt的集電極端子接觸件或igfet的漏極端子接觸件。

在圖4c的示意性截面圖4003中，基于圖1至圖2d中所示的工藝制造的半導體器件是包括p摻雜體區(qū)450、p⁺摻雜體接觸區(qū)451和n⁺摻雜源極區(qū)452的溝槽柵極晶體管。在溝槽456中的柵極電介質453使柵電極454與漂移區(qū)或基底區(qū)405電隔離。柵電極454電連接至控制端子接觸件c。在一些實施方案中，柵電極454對應于控制端子接觸件c。第一負載端子接觸件l1，例如源極端子接觸件或發(fā)射極端子接觸件電連接至p摻雜本體區(qū)450和n⁺摻雜源極區(qū)452。在第二表面405處的高度摻雜區(qū)438，例如igbt的p⁺摻雜雙極注入區(qū)或igfet的n⁺摻雜漏極接觸區(qū)電連接至第二負載端子接觸件l2，例如集電極端子接觸件或漏極端子接觸件。除了柵極電介質453和柵電極454之外，一個或更多個場電介質和場電極可以被布置在溝槽456中，例如在柵電極454與溝槽的底側之間。

圖5a至圖5c是用于示出制造半導體器件的方法的過程的半導體本體的截面圖。

圖5a的示意性截面圖是在進行圖1所示的方法10的工藝特征s100之后的半導體本體500的截面圖的一個示例。

參照圖5a的示意性截面圖5001，在半導體本體500的第一表面504處形成埋置輔助結構作為埋置輔助層圖案502。第一表面504與半導體本體500的第二表面505相反。以上相對于圖1所示的方法10提供了關于形成埋置輔助層圖案502的另外的細節(jié)，并且關于形成埋置輔助層圖案502的另外的細節(jié)同樣適用。

參照圖5b的示意性截面圖5002，在半導體本體500上的第一表面104處通過外延層形成工藝例如cvd工藝形成半導體層506。

參照圖5c的示意性截面圖5003，在半導體本體500中形成半導體器件元件。半導體器件元件包括在第一表面504處的有源區(qū)結構560、在有源區(qū)結構560上的第一負載接觸561、圍繞有源區(qū)結構560的邊緣端子結構562、摻雜區(qū)563和接觸或電荷注入層564。根據要制造的半導體器件，例如，有源區(qū)結構560可以包括igbt的摻雜本體區(qū)和源極區(qū)或功率二極管的陽極區(qū)。應當指出的是，有源區(qū)結構560可以包括如結合圖4b和/或圖4c描述的結構。接觸或電荷注入層564與埋置輔助層圖案502的開口一致。接觸或電荷注入層564可以是具有與半導體層506和/或半導體本體500的襯底的導電類型相同的導電類型的高度摻雜的接觸層，或者可以是具有與半導體層506的導電類型不同的導電類型的電荷注入層。通過示例的方式，埋置輔助層圖案502可以用作當將摻雜劑注入/擴散入接觸或電荷注入層564時的掩模。摻雜區(qū)563可以包括通過從半導體層506擴散而引入的摻雜劑，或者通過離子注入穿過第二表面并且穿過埋置輔助層圖案502引入的任意外部摻雜劑源和/或摻雜劑。

參照圖5d的示意性截面圖5004，從第二表面505去除半導體本體500直至用作去除工藝的端子結構的埋置輔助層圖案502。第二負載接觸565形成在埋置輔助層圖案502上和接觸或電荷注入層564上。

參照圖5e的示意性截面圖5005，去除半導體本體500通過去除埋置輔助層圖案502來補充。在去除埋置輔助層圖案502之前，埋置輔助層圖案502可以用作用于形成半導體本體500中的p摻雜區(qū)和n摻雜區(qū)的離子注入掩模，或者用作當半導體本體500外的p型摻雜劑或n型摻雜劑擴散入半導體層506時的擴散掩模。例如，通過適當?shù)剡x擇離子注入的劑量和能量，用于實現(xiàn)反向導電(rc)igbt的反向導電性的p摻雜區(qū)和n摻雜區(qū)可以形成在第二表面505上。

參照圖5f的示意性截面圖5006，去除半導體本體500通過在埋置輔助層圖案502的開口處去除半導體層506來補充，例如通過各向異性蝕刻工藝如反應性離子蝕刻。由此，半導體層506的有源區(qū)結構560下方例如漂移區(qū)或基底區(qū)的厚度dz小于半導體層506的圍繞有源區(qū)結構560例如半導體層506的在邊緣端子區(qū)中的一部分的厚度dr。由此，阻斷電壓能力可以設定為在邊緣端子區(qū)中比在有源區(qū)中較大，其對于雪崩穩(wěn)定性會是有利的。除了圖5f中所示的，埋置輔助層圖案502也可以在形成第二負載接觸565之前去除。

盡管在本文中已經示出并且描述了具體實施方案，但是本領域那些技術人員應當理解的是，在不脫離本發(fā)明的范圍的情況下，各種替換和/或等效實現(xiàn)方式可以代替所示和所描述的具體實施方案。本申請旨在涵蓋本文所討論的具體實施方案的任意修改方案或變型方案。因此，旨在本發(fā)明僅通過權利要求及其等同內容來限定。