本發(fā)明涉及集成有磁性隧道結(jié)的半導(dǎo)體結(jié)構(gòu)以及制造集成有磁性隧道結(jié)的半導(dǎo)體結(jié)構(gòu)的方法。

背景技術(shù)：

隨著便攜式計(jì)算器件和無(wú)線通信器件使用的增長(zhǎng)，存儲(chǔ)器件可能需要更高的密度、更低的功耗和/或非易失性。磁性存儲(chǔ)器件可以能夠滿足上述的技術(shù)要求。

用于磁性存儲(chǔ)器件的示例性數(shù)據(jù)存儲(chǔ)機(jī)制是磁性隧道結(jié)(MTJ)的隧道磁阻(TMR)效應(yīng)。例如，具有MTJ的磁性存儲(chǔ)器件已經(jīng)發(fā)展起來(lái)，使得MTJ可以具有數(shù)百至數(shù)千百分比的TMR比率。

通過(guò)磁性隧道結(jié)(MTJ)形成磁阻式隨機(jī)存取存儲(chǔ)器(MRAM)單元，該單元結(jié)構(gòu)是兩個(gè)鐵磁層被薄絕緣層分隔的結(jié)構(gòu)。當(dāng)電勢(shì)差施加至兩個(gè)鐵磁層時(shí)，電流通過(guò)量子力學(xué)隧穿效應(yīng)流過(guò)絕緣阻擋層。MTJ的電阻取決于兩個(gè)鐵磁層中的磁性元件的相對(duì)方向。在磁化方向平行(aligned in parallel)時(shí)電阻最低而在磁化方向反平行時(shí)電阻最高。相對(duì)方向的一種可以用于代表“1”而另一種用于代表“0”。通常，多層中的一層(針扎層)的磁化方向保持固定，而另一層(自由層)的磁化方向在寫(xiě)入操作(write operation)中設(shè)定。MRAM單元的狀態(tài)可以通過(guò)測(cè)量磁性隧道結(jié)的電阻來(lái)查詢。對(duì)于提供可靠數(shù)據(jù)存儲(chǔ)的MRAM單元的陣列，對(duì)于陣列中的每個(gè)單元都必須實(shí)現(xiàn)兩個(gè)可能狀態(tài)之間的足夠大的電阻差。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體結(jié)構(gòu)，包括：襯底；晶體管區(qū)域，包括位于所述襯底上方的柵極以及至少部分位于所述襯底中的摻雜區(qū)域；第一金屬互連件，位于所述晶體管區(qū)域的上方；以及磁性隧道結(jié)(MTJ)，位于所述晶體管區(qū)域和所述第一金屬互連件之間。

根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體結(jié)構(gòu)，包括：襯底；晶體管區(qū)域，包括位于所述襯底上方的柵極和至少部分位于所述襯底中的摻雜區(qū)域；以及第一金屬互連件，位于所述晶體管區(qū)域的上方；其中，在所述襯底上方的第一區(qū)域包括位于所述晶體管區(qū)域與所述第一金屬互連件之間的第一磁性隧道結(jié)(MTJ)；以及在所述襯底上方的第二區(qū)域不與所述第一區(qū)域重疊，所述第二區(qū)域包括位于所述晶體管區(qū)域與所述第一金屬互連件之間的第二MTJ。

根據(jù)本發(fā)明的又一方面，提供了一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括：在襯底上方形成晶體管區(qū)域，所述晶體管區(qū)域包括柵極和摻雜區(qū)域；在所述晶體管區(qū)域上方形成磁性隧道結(jié)(MTJ)，所述磁性隧道結(jié)(MTJ)電連接至所述晶體管區(qū)域；以及在所述MTJ上方形成第一金屬互連件，所述第一金屬互連件電連接至所述MTJ和所述晶體管區(qū)域。

附圖說(shuō)明

當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以最佳地理解本發(fā)明的各個(gè)實(shí)施例。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，對(duì)各種部件沒(méi)有按比例繪制并且僅僅用于說(shuō)明的目的。實(shí)際上，為了清楚的討論，各個(gè)部件的尺寸可以被任意增加或減少。

圖1示出了根據(jù)本發(fā)明的一些實(shí)施例的集成有MTJ的半導(dǎo)體結(jié)構(gòu)的讀窗(read window)的示意圖。

圖2是根據(jù)本發(fā)明的一些實(shí)施例的集成有MTJ的半導(dǎo)體結(jié)構(gòu)的截面圖。

圖3是根據(jù)本發(fā)明的一些實(shí)施例的集成有MTJ的半導(dǎo)體結(jié)構(gòu)的截面圖。

圖4是根據(jù)本發(fā)明的一些實(shí)施例的集成有MTJ的半導(dǎo)體結(jié)構(gòu)的一層的頂視圖。

圖5是示出了根據(jù)本發(fā)明的一些實(shí)施例的構(gòu)成MTJ的各層的示意圖。

圖6是示出的根據(jù)本發(fā)明的一些實(shí)施例的構(gòu)成MTJ的層的示意圖。

圖7是根據(jù)本發(fā)明的一些實(shí)施例在第一區(qū)域和第二區(qū)域集成有MTJ的半導(dǎo)體結(jié)構(gòu)的截面圖。

圖8是根據(jù)本發(fā)明的一些實(shí)施例的在第一區(qū)域集成有MTJ的半導(dǎo)體結(jié)構(gòu)的截面圖。

圖9是根據(jù)本發(fā)明的一些實(shí)施例的在第一區(qū)域和第二區(qū)域中集成有MTJ的半導(dǎo)體結(jié)構(gòu)的截面圖。

圖10是根據(jù)本發(fā)明的一些實(shí)施例的集成有MTJ的半導(dǎo)體結(jié)構(gòu)的一層的頂視圖。

圖11至圖26示出了根據(jù)本發(fā)明的一些實(shí)施例的形成在第一區(qū)域和第二區(qū)域中集成有MTJ的半導(dǎo)體結(jié)構(gòu)的局部截面圖。

具體實(shí)施方式

旨在結(jié)合附圖來(lái)閱讀對(duì)說(shuō)明性實(shí)施例的這種描述，附圖被認(rèn)為是整個(gè)撰寫(xiě)的說(shuō)明書(shū)的部分。在本文公開(kāi)的實(shí)施例的描述中，對(duì)方向或方位的任何參考僅僅旨在便于描述并且不旨在以任何方式限制本發(fā)明的范圍。諸如“下方”、“上方”、“水平”、“垂直”、“在...之上”、“在...之下”、“向上”、“向下”、“頂部”、“底部”等的空間相對(duì)位置的術(shù)語(yǔ)及其派生詞(例如，“水平地”、“向下地”、“向上地”等)應(yīng)當(dāng)被解釋為代表在論述的附圖中當(dāng)時(shí)描述和示出的方位。這些空間相對(duì)位置術(shù)語(yǔ)僅僅是為了便于描述和并不需要裝置在特定方位上構(gòu)建或操作。諸如“附接”“附屬”“連接”和“互連”是指其中結(jié)構(gòu)直接地或這通過(guò)中間結(jié)構(gòu)固定或附接至另一個(gè)結(jié)構(gòu)的關(guān)系，以及均可移動(dòng)或剛性附接或關(guān)系，除非另有其他描述。此外，通過(guò)參考優(yōu)選的實(shí)施例來(lái)示出本發(fā)明的特征和益處。因此，本發(fā)明不應(yīng)在表述上限制于這些優(yōu)選的實(shí)施例，其中，這些優(yōu)選的實(shí)施例示出可能單獨(dú)地存在的部件的非限制性組合或部件的其他組合；本發(fā)明的范圍通過(guò)所附權(quán)利要求進(jìn)行限定。

在附圖中，相同的參考標(biāo)號(hào)用于代表全部附圖中相同或類似的元件，并且示出和描述了本發(fā)明的示例性實(shí)施例。這些圖不必按比例繪制，并且在一些情況下，僅出于說(shuō)明的目的，附圖在某些地方已被放大和/或簡(jiǎn)化?；诒景l(fā)明的以下示例性實(shí)施例，本領(lǐng)域普通技術(shù)人員可以認(rèn)識(shí)到本發(fā)明的許多可能的應(yīng)用和變形。

通過(guò)獲得相對(duì)于電阻水平的更窄的器件計(jì)數(shù)峰值的半峰全寬(FWHM)來(lái)實(shí)現(xiàn)放大MRAM單元中的讀窗。參考圖1，圖1是示出了根據(jù)本發(fā)明的一些實(shí)施例的集成有MTJ的半導(dǎo)體結(jié)構(gòu)的讀窗(read window)的示圖。圖1的上部示圖和下部示圖示出的X軸為電阻而Y軸為測(cè)試器件的計(jì)數(shù)。圖1的上部示圖示出了理想情況，其中，僅考慮了器件信號(hào)，并且在高斯峰1和高斯峰2上都實(shí)現(xiàn)了窄的FWHM。在一些實(shí)施例中，高斯峰1指“低”邏輯級(jí)(R_low)，而高斯峰2指“高”邏輯級(jí)(R_high)。

相似地，圖1的下部示圖示出的真實(shí)情況，其中，不僅考慮器件信號(hào)而且也考慮來(lái)自布線(routing)金屬的信號(hào)的總和，并且在高斯峰1'和高斯峰2'均實(shí)現(xiàn)了加寬的FWHM。在一些實(shí)施例中，高斯峰1指“低”邏輯級(jí)(R_low)，而高斯峰2指“高”邏輯級(jí)(R_high)。

此處提及的讀窗是在“低”邏輯級(jí)(R_low)和“高”邏輯級(jí)(R_high)之間任意選擇的具體電阻范圍。對(duì)比圖1的上部示圖和下部示圖的讀窗，上部示圖的讀窗Wr1基本上寬于下部示圖的讀窗Wr2。在一些實(shí)施例中，圖1的下部示圖來(lái)源于真實(shí)的半導(dǎo)體器件，其中，MRAM單元設(shè)置在兩個(gè)連續(xù)的金屬層M_x和M_x+1之間。在一些實(shí)施例中，MRAM單元形成在第四金屬層M₄之后和第五金屬層M₅之前。此處涉及的金屬層可針對(duì)介電材料內(nèi)的水平金屬連接件，與垂直金屬連接件或所謂的“通孔(via)”完全不同。在這樣的條件下，MRAM單元的信號(hào)不可避免地包括來(lái)自之前的金屬互連件M₁、M₂、M₃的所有信息，金屬互連件M₁、M₂、M₃包括在不同水平面的金屬線和連接上述金屬線的所有通孔。

來(lái)自上述之前的金屬各層、MRAM單元以及下方的晶體管的信息因器件的不同而不同。例如，工藝偏差可使得不同的金屬層或通孔的長(zhǎng)度或厚度形成有限的分布。換句話說(shuō)，在經(jīng)歷了相同的制造操作下，器件A和器件B可能會(huì)表現(xiàn)出不同的“低”邏輯電平(R_low)和不同的“高”邏輯電平(R_high)。當(dāng)將制造的所有器件考慮進(jìn)去時(shí)，如圖1的下部示圖示出，“低”邏輯電平(R_low)和“高”邏輯電平(R_high)的FWHM變寬，與圖1的上部示圖中示出的理想情況下的窄的對(duì)應(yīng)部分不同。

追求存儲(chǔ)器件的較寬的讀窗是本發(fā)明的一個(gè)預(yù)期目的。

如果下部金屬層的制造偏差進(jìn)一步影響到上部金屬層，工藝偏差可能被放大。例如，化學(xué)機(jī)械研磨(CMP)是對(duì)于鑲嵌金屬結(jié)構(gòu)的一種操作。當(dāng)下部金屬層中的CMP操作未提供平坦的表面時(shí)，在到達(dá)上部金屬層時(shí)小的高度偏差被放大，從而導(dǎo)致更嚴(yán)重的高度偏差?？梢岳斫獾氖歉鹘饘賹拥慕Y(jié)構(gòu)偏差可以直接影響到各金屬層的串聯(lián)電阻。當(dāng)考慮到所有的制造的器件時(shí)，各金屬層的串聯(lián)電阻也可以形成分布，從而加寬“低”邏輯電平(R_low)和“高”邏輯電平(R_high)的峰值的FWHM。

為了使R_low和R_high峰值的FWHM變窄，本發(fā)明提供了在形成所有金屬層之前在晶體管區(qū)域上形成存儲(chǔ)單元。例如，MRAM單元可以在第一金屬互連件M₁之前形成?；蛘哒f(shuō)，在此描述的MRAM單元在中段制程(MEOL)操作期間且在后段制程(BEOL)操作之前形成。在一些實(shí)施例中，MEOL操作指在形成晶體管的柵極和源極/漏極之后并且在形成任何金屬層或Cu工藝之前的所有操作。具體的MEOL操作包括從柵極或源極/漏極區(qū)域形成導(dǎo)電插塞結(jié)構(gòu)，并且形成密封晶體管結(jié)構(gòu)的介電層。具體的BEOL操作包括在形成金屬層或Cu工藝之后的所有操作。

在金屬層之前形成MRAM單元使來(lái)自金屬布線的信號(hào)最小化，因此可以實(shí)現(xiàn)R_low和R_high峰值的較窄的FWHM。此外，就存儲(chǔ)器件而言，由于BEOL中的工藝偏差對(duì)讀窗產(chǎn)生較小的影響的事實(shí)，可以加寬隨后用于BEOL中的CMP操作的工藝窗口。

參考圖2，圖2是根據(jù)本發(fā)明的一些實(shí)施例的集成有MTJ的半導(dǎo)體結(jié)構(gòu)10的橫截面圖。在圖2中，利用晶體管來(lái)象征的晶體管區(qū)域11可以在襯底100的表面處形成。在可選實(shí)施例中，襯底100是介電質(zhì)襯底，并且沒(méi)有有源器件形成在介電質(zhì)襯底上，但是可以形成諸如電容器、電感器、電阻器等無(wú)源器件。接觸插塞113形成在層間介電質(zhì)(ILD)115中，并且可電連接至晶體管區(qū)域11。半導(dǎo)體器件11和接觸插塞113可統(tǒng)稱為晶體管區(qū)域。半導(dǎo)體器件11包括柵極103和至少部分位于襯底100中的摻雜區(qū)域105a、105b。圖2示出了具有在襯底100中的摻雜區(qū)域的平面晶體管。然而，本發(fā)明不限于此。任何非平面晶體管，諸如FinFET結(jié)構(gòu)，可以具有突起的摻雜區(qū)域105a、105b。

其中包括金屬線117和通孔119且電連接至晶體管區(qū)域11的互連結(jié)構(gòu)12形成在ILD 115上方。金屬線117和通孔119可以由基本上純的銅(例如，銅的重量百分比大于大約90％或者大于大約95％)或銅合金形成，并且可以使用單和/或雙鑲嵌工藝形成。金屬線117和通孔119可以或者不可以基本上無(wú)鋁?；ミB結(jié)構(gòu)12包括多個(gè)金屬互連件，即，M₁、M₂...Mtop 111，其中，金屬互連件M₁是最靠近ILD 115的金屬線和通孔，而金屬互連件Mtop 111是離ILD 115最遠(yuǎn)的頂部金屬線和通孔。在整篇說(shuō)明書(shū)中，術(shù)語(yǔ)“金屬互連件”是指在同一層中的金屬線和通孔的集合。金屬互連件M₁至Mtop 111形成在金屬間介電質(zhì)(IMDs)115'中，而此金屬間介電質(zhì)可以由諸如未摻雜的硅酸鹽玻璃(USG)、氟硅酸鹽玻璃(FSG)、低k介電材料等氧化物形成。低k介電材料可以具有低于3.8的K值，但是IMDs115'的介電材料也可接近3.8。在一些實(shí)施例中，低k介電材料的k值低于大約3.0，并且可以低于大約2.5。

在圖2中，半導(dǎo)體襯底100可以是但不限于，例如，硅襯底。在一個(gè)實(shí)施例中，襯底100是半導(dǎo)體襯底，諸如硅襯底，但是它可以包括其他半導(dǎo)體材料，諸如硅鍺、碳化硅、砷化鎵等。在本實(shí)施例中，襯底100是包括硅的p型半導(dǎo)體襯底(P-襯底)或n型半導(dǎo)體襯底(N-襯底)?？蛇x地，襯底100包括：另一元素半導(dǎo)體，諸如鍺；化合物半導(dǎo)體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導(dǎo)體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或者它們的組合。在另一個(gè)可選實(shí)施例中，襯底100是絕緣體上半導(dǎo)體(SOI)。在其他可選實(shí)施例中，半導(dǎo)體襯底100可以包括摻雜的外延層、梯度半導(dǎo)體層和/或位于另一不同類型的半導(dǎo)體層上面的半導(dǎo)體層，諸如硅鍺層上的硅層。襯底100可以或者可以不包括摻雜區(qū)，諸如p-阱(p-well)、n-阱或它們的組合。

在半導(dǎo)體襯底100中形成多個(gè)淺溝槽隔離(STI)區(qū)域101?？梢蕴峁┛捎蛇m合的介電材料形成的STI區(qū)域101以將晶體管與周圍的半導(dǎo)體器件(諸如其它晶體管)電隔離。STI區(qū)域101可以包括例如氧化物(例如，Ge的氧化物)、氮氧化物(例如，GaP的氮氧化物)、二氧化硅(SiO₂)，含氮的氧化物(例如，含氮的SiO₂)、摻雜氮的氧化物(例如，注入N₂的SiO₂)、氮氧化硅(Si_xO_yN_z)等。STI區(qū)域還可以由任何合適的“高介電常數(shù)”或“高K”材料(諸如，氧化鈦(Ti_xO_y，例如，TiO₂)、氧化鉭(Ta_xO_y，例如，Ta₂O₅)、鈦酸鍶鋇(BST，BaTiO₃/SrTiO₃)等)形成，其中，K大于或等于大約8?；蛘撸琒TI區(qū)域還可以由任何合適的“低介電常數(shù)”或“低K”材料形成，其中，K小于或等于大約4。

仍然參考圖2，ILD 115或IMD 115'可通過(guò)用于形成這些層的各種技術(shù)來(lái)形成，例如，化學(xué)汽相沉積(CVD)、低壓CVD(LPCVD)、等離子體增強(qiáng)CVD(PECVD)、濺射和物理汽相沉積(PVD)、熱生長(zhǎng)等。半導(dǎo)體襯底100上面的介電層可以具有范圍可達(dá)例如大約50埃的厚度，并且可以由多種介電材料形成，并且可以是例如氧化物(例如，Ge的氧化物)、氮氧化物(例如，GaP的氮氧化物)、二氧化硅(SiO₂)、含氮的氧化物(例如，含氮的SiO₂)、摻雜氮的氧化物(例如，注入N₂的SiO₂)、氮氧化硅(Si_xO_yN_z)等。

繼續(xù)參考圖2，IMDs 115'中的金屬互連件M₁、M₂以及M_top包括導(dǎo)電材料。導(dǎo)電材料可以為T(mén)a、Cu、Al，或者其它合適的金屬。IMD 115'可以包括任何合適的介電質(zhì)的一層或多層。介電質(zhì)可以是SiO₂。在一些實(shí)施例中，介電質(zhì)是低k介電質(zhì)。低k介電質(zhì)是介電常數(shù)低于二氧化硅的介電常數(shù)的材料。低k介電質(zhì)的實(shí)例包括硅酸鹽玻璃(OSG)，諸如摻雜碳的二氧化硅、摻氟的二氧化硅(或者稱為氟硅酸鹽玻璃(或FSG))，以及有機(jī)聚合物低k介電質(zhì)。有機(jī)聚合物低k介電質(zhì)的實(shí)例包括聚亞芳基醚、聚酰亞胺(PI)、苯并環(huán)丁烯，以及非晶質(zhì)(amorphous)的聚四氟乙烯(PTFE)。低k介電質(zhì)可以通過(guò)任何合適的方法施加，包括例如涂覆(coating)或CVD。

存儲(chǔ)結(jié)構(gòu)，例如MRAM單元，定位在半導(dǎo)體器件11和互連結(jié)構(gòu)12之間。在一些實(shí)施例中，MTJ層201由多個(gè)鐵磁性和非鐵磁性層組成，同時(shí)具有平行于多個(gè)層的下部電極202和上部電極203。例如，下部電極202可以制成為與從半導(dǎo)體器件11延伸的接觸插塞113接觸。上部電極203可以制成為與第一金屬互連件M₁的通孔119接觸。注意第一金屬互連件M₁包括最靠近ILD 115的通孔119和金屬線117。上部電極203在第一金屬互連件M₁下方，更具體地，上部電極203在第一金屬互連件M₁的通孔119下方。此外，至少覆蓋MTJ層201的側(cè)壁的保護(hù)層204定位在介電層206a、206b的上方。保護(hù)層204被配置為防止MTJ層201的側(cè)壁在隨后的工藝中氧化或受到其他污染。MTJ層201的結(jié)構(gòu)完整性對(duì)于存儲(chǔ)器的性能是至關(guān)重要的。在一些實(shí)施例中，介電層206a、206b可以是氧化物(例如，Ge的氧化物)、氮氧化物(例如，GaP的氮氧化物)、二氧化硅(SiO₂)、含氮氧化物(例如，含氮的SiO₂)、摻雜氮的氧化物(例如，注入N₂的SiO₂)、氮氧化硅(Si_xO_yN_z)等。而且，另一介電層205可以形成在保護(hù)層204的上方并且與MRAM單元的上部電極203平齊。

同時(shí)參考圖2和圖3，圖3是根據(jù)本發(fā)明的一些實(shí)施例的集成有MTJ的半導(dǎo)體結(jié)構(gòu)的橫截面圖。在圖2中，MRAM單元的下部電極202與摻雜區(qū)域105b電連接。在一些實(shí)施例中，摻雜區(qū)域105b是漏極或源極。在圖3中，MRAM單元的下部電極202與柵極103電連接。在一些實(shí)施例中，半導(dǎo)體器件11的柵極103可以是多晶硅柵極或金屬柵極。如圖3中示出的，MTJ層201的高度T在大約至大約的范圍內(nèi)。這樣的高度T適合將MTJ層201集成至形成互連結(jié)構(gòu)12和形成晶體管區(qū)域之間的MEOL操作。

在圖2和圖3中，第一金屬互連件M1、柵極103、摻雜區(qū)域105a、105b、以及MTJ層201形成導(dǎo)電回路，以這樣的方式將MRAM單元設(shè)置在半導(dǎo)體結(jié)構(gòu)10中。換句話說(shuō)，不管MRAM單元是定位在摻雜區(qū)域105a、105b上面，還是在柵極103上面，當(dāng)電流流經(jīng)上述導(dǎo)電回路時(shí)，可以決定“低”邏輯電平(R_low)和“高”邏輯電平(R_high)。在這種連接中，導(dǎo)電信號(hào)可以不再包含來(lái)自上部金屬各層M_x(x>1)的信息并且縮小MRAM單元的讀窗。

參考圖4，圖4是根據(jù)本發(fā)明的一些實(shí)施例的集成有MTJ的半導(dǎo)體結(jié)構(gòu)的一層的頂視圖。在一些實(shí)施例中，圖4是沿著圖2的線AA'截取的頂視圖。自頂向下看，第一金屬互連件M₁的通孔119具有諸如兩個(gè)圓圈40的占位區(qū)域(foot print)。然而，第一金屬互連件M1的通孔119的占位區(qū)域可以不限于此。其他的幾何形狀在本發(fā)明的預(yù)期范圍內(nèi)。在介電層206b的表面上，MTJ層201具有諸如圓圈41的占位區(qū)域。MTJ層201的底部可以具有直徑D1，而MTJ層201的頂部可以具有用虛線示出的直徑D2。在一些實(shí)施例中，MTJ層201的直徑D1在大約10nm至大約60nm的范圍內(nèi)。在一些實(shí)施例中，MTJ層201的直徑D2比直徑D1小20％至50％。

圖5示出了根據(jù)本發(fā)明的一些實(shí)施例的構(gòu)成MTJ層201的多個(gè)鐵磁性和非鐵磁性層的示意圖。參考圖5，MTJ層201可以包括鐵磁性層15a1、15a3以及15a5，間隔件15a2和15a4，以及覆蓋層15a6。間隔件15a2形成在鐵磁性層15a1上。鐵磁性層15a1形成在間隔件15a2上。間隔件15a2形成在鐵磁性層15a3上。鐵磁性層15a3形成在間隔件15a4上。覆蓋層15a6形成在鐵磁性層15a1上。鐵磁性層15a1、15a3以及15a5中的每一個(gè)均可以包括鐵磁性材料，這些鐵磁性材料可以是金屬或金屬合金，例如，F(xiàn)e、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi等。間隔件15a2可以包括非鐵磁性金屬，例如，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru等。間隔件15a4可以包括絕緣體，例如，Al₂O₃、MgO、TaO、RuO等。覆蓋層15a6可以包括非鐵磁性金屬，非鐵磁性金屬可以是金屬或金屬合金，例如，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al₂O₃、MgO、TaO、RuO等。覆蓋層15a6可以減少與其相關(guān)的磁性隨機(jī)存取存儲(chǔ)(MRAM)單元的寫(xiě)入電流。在一些實(shí)施例中，間隔件15a4和覆蓋層15a6可以是任何合適的介電材料。適合這些層的介電材料包括，例如，SiN、SiO_X以及SiON。在一些實(shí)施例中，間隔件15a4由選自由SiN、SiO_X以及SiON組成的組中的一種或多種材料形成。

鐵磁性層15a1可以用作自由層215，自由層215的磁極或磁性取向在與其相關(guān)的MRAM單元的寫(xiě)入操作期間可以被改變。鐵磁性層15a3、15a5和間隔件15a4可以用作固定或針扎層213，針扎層213的磁性取向在與其相關(guān)的MRAM單元的寫(xiě)入操作期間可以不被改變。根據(jù)其它實(shí)施例，可以預(yù)期MTJ層201可以包括反鐵磁性層(圖5中未示出)。在一些實(shí)施例中，針扎層213比自由層215更靠近下部電極202和摻雜區(qū)域105b。自由層215和針扎層213可以是任何合適的鐵磁性材料或類似于鐵磁性材料工作的其它材料。合適的材料包括NiFe、CoFe、CoFeB。在一些實(shí)施例中，自由層215包括CoFeB。在一些實(shí)施例中，針扎層213包括CoFe或COFeB。

在圖5中，MTJ層201的上表面具有直徑D2，而MTJ層201的底表面具有直徑D1。參考圖4，直徑D1大于直徑D2。鐵磁性層15a5與下部電極202相接觸，并且覆蓋層15a6與上部電極203相接觸。

圖6示出了根據(jù)本發(fā)明的一些實(shí)施例的構(gòu)成MTJ的各層的示意圖。圖6示出了根據(jù)本發(fā)明的一些實(shí)施例的構(gòu)成的MTJ層201'的多個(gè)鐵磁性和非鐵磁性層的示意圖。參考圖6，MTJ層201'可以包括鐵磁性層15a1，15a3以及15a5，間隔件15a2和15a4，以及覆蓋層15a6。間隔件15a2形成在鐵磁性層15a1上。鐵磁性層15a3形成在間隔件15a4上。間隔件15a4形成在鐵磁性層15a5上。鐵磁性層15a5形成在間隔件15a2上。鐵磁性層15a1形成在覆蓋層15a6上。鐵磁性層15a1可以用作自由層215，自由層215的磁極或磁性取向在相關(guān)的MRAM單元的寫(xiě)入操作期間可以被改變。鐵磁性層15a3、15a5和間隔件15a4可以用作針扎層或固定層213，針扎層213的磁性取向在相關(guān)的MRAM單元的寫(xiě)入操作期間可以不被改變。根據(jù)其它實(shí)施例，可以預(yù)期MTJ層201'可以包括反鐵磁性層(圖6中未示出)。

在圖6中，MTJ層201的上表面具有直徑D2，而MTJ層201的底表面具有直徑D1。參考圖4，直徑D1大于直徑D2。覆蓋層15a6與下部電極202相接觸，并且鐵磁性層15a3與上部電極203相接觸。圖6是圖5的反向MTJ層。在圖5中，電流進(jìn)入鐵磁性層15a5，并且通過(guò)覆蓋層15a6退出MTJ層201。在圖6中，電流進(jìn)入鐵磁性層15a3，并且通過(guò)覆蓋層15a6退出MTJ層201'。取決于不同的電流輸入方向，可以相應(yīng)地改變MTJ層201、201'的堆疊順序。在一些實(shí)施例中，自由層215比針扎層213更靠近下部電極202和摻雜區(qū)域105b。

由于在MEOL操作期間制造MTJ層201、尤其是在BEOL中接下來(lái)的金屬化操作期間，增大了MTJ層201暴露于高溫環(huán)境下的機(jī)會(huì)，這里介紹的MTJ層201能夠耐受高溫環(huán)境而不會(huì)由于嚴(yán)重的擴(kuò)散而造成存儲(chǔ)器件的性能退化。

圖7是根據(jù)本發(fā)明一些實(shí)施例的在第一區(qū)域700a和第二區(qū)域700b中集成有MTJ的半導(dǎo)體結(jié)構(gòu)20的截面圖。圖7中與圖2和圖3相同的數(shù)字標(biāo)號(hào)指代同一元件或其等同物，因此為了簡(jiǎn)明在此不再重復(fù)。第一MTJ層201a和第二MTJ層201b分別位于第一區(qū)域700a和第二區(qū)域700b中。第一區(qū)域700a和第二區(qū)域700b是集成電路的兩個(gè)部分，每個(gè)部分均具有至少一個(gè)晶體管結(jié)構(gòu)，并且第一區(qū)域700a不與第二區(qū)域700b重疊。然而，第一區(qū)域700a和第二區(qū)域700b中的每個(gè)不必同時(shí)具有MTJ。例如，如圖8中示出，第二區(qū)域700b不含MTJ或其它任何存儲(chǔ)結(jié)構(gòu)。參考圖7和圖9，圖7中的MTJ 201a、201b全都電連接至摻雜區(qū)域105b，而圖9中第一區(qū)域700a的第一MTJ 201a連接至摻雜區(qū)域105b，并且第二區(qū)域700b的第二MTJ 201b連接至柵極103。

如圖9中示出的，第一區(qū)域700a中的第一MTJ層201a的高度T1大于第二區(qū)域700b中的第二MTJ層201b的高度T2。在一些實(shí)施例中，第一MTJ層201a的底部直徑D1和第二MTJ層201b的底部直徑D1'基本上相同，僅僅兩個(gè)MTJ層201a、201b的高度是不同的。眾所周知，足以改變MTJ的磁性的電流量與MTJ的總體積有關(guān)。由于第一MTJ層201a和第二MTJ層201b各自的直徑D1、D1'基本上完全相同，所以在相同電流下，具有更小高度T2的第二MTJ層201b容易改變磁極。在一些實(shí)施例中，MTJ層201b可以是SRAM并且MTJ層201a可以是閃存。

繼續(xù)參考圖7，第一MTJ 201a的直徑不同于第二MTJ 201b的直徑。如圖10中示出的，圖10是根據(jù)本發(fā)明的一些實(shí)施例沿線BB'截取的在第一區(qū)域700a和第二區(qū)域700b中集成有MTJ的半導(dǎo)體結(jié)構(gòu)20的頂視圖。

在圖10中，自頂向下看，第一區(qū)域700a中的第一金屬互連件M₁的通孔119具有諸如兩個(gè)圓圈50a的占位區(qū)域(foot print)。然而，第一區(qū)域700a中的第一金屬互連件M₁的通孔119的占位區(qū)域可以不限于此。其他的幾何形狀都在本發(fā)明的預(yù)期范圍內(nèi)。在介電層206b的表面上，第一區(qū)域700a中的MTJ層201a具有例如圓圈51a的占位區(qū)域。MTJ層201a的底部可以具有直徑D1，而MTJ層201a的頂部可以具有在虛線中示出的直徑D2。在一些實(shí)施例中，MTJ層201a的直徑D1在大約10nm至大約60nm的范圍內(nèi)。在一些實(shí)施例中，MTJ層201a的直徑D2比直徑D1小20％至50％。

在圖10中，自頂向下看，在第二區(qū)域700b中第一金屬互連件M₁的通孔119具有諸如兩個(gè)圓圈50b的占位區(qū)域。然而，在第二區(qū)域700b中第一金屬互連件M₁的通孔119的占位區(qū)域可以不限于此。其他的幾何形狀在本發(fā)明的預(yù)期范圍內(nèi)。在介電層206b的表面上，在第二區(qū)域700b中的MTJ層201b具有的占位區(qū)域，例如，圓圈51b。MTJ層201b的底部可以占有直徑D1'，并且MTJ層201b的頂面可以占有在虛線中示出的直徑D2'。注意，直徑D1'小于直徑D1，并且相似地，直徑D2'小于直徑D2。在一些實(shí)施例中，在第一區(qū)域700a中的存儲(chǔ)是閃存(Flash)，并且在第二區(qū)域700b中的存儲(chǔ)是SRAM。

在一些實(shí)施例中，MTJ層201b的直徑D1'在大約10nm至大約60nm的范圍內(nèi)。注意，直徑D1'小于直徑D1，并且相似地，直徑D2'小于直徑D2。在一些實(shí)施例中，MTJ層201a的直徑D2'小于直徑D1'的20％至50％。

圖11至圖26示出了根據(jù)本發(fā)明一些實(shí)施例的形成在第一區(qū)域700a和第二區(qū)域700b中集成有MTJ的半導(dǎo)體結(jié)構(gòu)的局部截面圖。在圖11中，以晶體管形式的兩個(gè)晶體管區(qū)形成在襯底100的上方。如圖11中示出的，每個(gè)晶體管均包括柵極103和摻雜區(qū)域105a、105b。第一區(qū)域700a和第二區(qū)域700b中的晶體管通過(guò)STI 101隔離。在一些實(shí)施例中，摻雜區(qū)域105a、105b是突起的源極和漏極，并且柵極103是金屬柵極。

在圖12中，導(dǎo)電插塞113從摻雜區(qū)域105a、105b以及柵極103延伸形成。在接觸插塞113的填充之前形成圖案化的ILD 115。例如，在ILD 115中形成通孔并且隨后填充導(dǎo)電材料，例如，銅、金或其它合適的金屬或合金，以形成多個(gè)導(dǎo)電插塞113。導(dǎo)電插塞113可以電連接至半導(dǎo)體器件，諸如半導(dǎo)體襯底100中的晶體管。導(dǎo)電插塞113可以通過(guò)多種技術(shù)形成，例如，電鍍、化學(xué)鍍、高密度離子化金屬等離子體(IMP)淀積、高密度電感耦合等離子體(ICP)沉積、濺射、物理汽相沉積(PVD)、化學(xué)汽相沉積(CVD)、低壓化學(xué)汽相沉積(LPCVD)、等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)等。在圖12中，執(zhí)行平坦化操作，以暴露導(dǎo)電插塞113的頂面和ILD 115的頂面。

在圖13中，在圖12中描述的平坦化表面上方形成堆疊的介電層206a、206b、206c。在一些實(shí)施例中，介電層206a、206c可以具有相同的材料，而介電層206b可以是在蝕刻或CMP操作方面具有不同選擇性的其它材料。例如，介電層206b可以是氧化硅層，而介電層206a、206c可以是除了氧化硅的其它介電質(zhì)?？梢酝ㄟ^(guò)各種技術(shù)，例如，化學(xué)汽相沉積(CVD)、低壓CVD(LPCVD)、等離子體增強(qiáng)CVD(PECVD)、濺射和物理汽相沉積(PVD)、熱生長(zhǎng)等來(lái)形成介電層206a、206b、206c的堆疊件。

在圖14和圖15中，兩個(gè)開(kāi)口1401a、1401b形成為穿透堆疊的介電層206a、206b以及206c。如圖14中示出的，第一開(kāi)口1401a形成在電連接至第一區(qū)域700a的摻雜區(qū)域105b的接觸插塞113的上方。第二開(kāi)口1401b形成在電連接至第二區(qū)域700b的摻雜區(qū)域105b的接觸插塞113的上方。在一些實(shí)施例中，第一開(kāi)口1401a的寬度大于第二開(kāi)口1401b的寬度。隨后，導(dǎo)電層207形成在介電層206a、206b以及206c的堆疊件的上方并且填充第一開(kāi)口1401a和第二開(kāi)口1401b。導(dǎo)電層207可以通過(guò)多種技術(shù)形成，例如，高密度離子化金屬等離子體(IMP)淀積、高密度電感耦合等離子體(ICP)沉積、濺射、物理汽相沉積(PVD)、化學(xué)汽相沉積(CVD)、低壓化學(xué)汽相沉積(LPCVD)、等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)等。在圖15中，執(zhí)行平坦化操作，以去除導(dǎo)電材料207的多余部分(overburden)和介電層206c。可以在平坦化操作完成處獲得在第一區(qū)域700a中下部電極202a和在第二區(qū)域700b中的下部電極202b。注意，自頂向下看(未示出)下部電極202a的表面面積不同于下部電極202b的表面面積。下部電極202a與202b之間的表面面積差歸因于隨后形成的MTJ層具有不同的尺寸。

在圖16中，具有大約至大約厚度的MTJ層2011以及導(dǎo)電層2031形成在圖15中示出的平坦化表面的上方。MTJ層2011形成在下部電極202a、202b和圖案化的介電堆疊件206a、206b上。MTJ層2011可以通過(guò)多種技術(shù)形成，例如，高密度離子化金屬等離子體(IMP)淀積、高密度電感耦合等離子體(ICP)沉積、濺射、物理汽相沉積(PVD)、化學(xué)汽相沉積(CVD)、低壓化學(xué)汽相沉積(LPCVD)、等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)等。在一些實(shí)施例中，MTJ層2011是各種沉積薄膜的堆疊。MTJ層2011的詳細(xì)結(jié)構(gòu)已在之前的圖5和圖6中描述，因此為了簡(jiǎn)明在此不再重復(fù)。導(dǎo)電層2031可以通過(guò)多種技術(shù)形成，例如，高密度離子化金屬等離子體(IMP)淀積、高密度電感耦合等離子體(ICP)沉積、濺射、物理汽相沉積(PVD)、化學(xué)汽相沉積(CVD)、低壓化學(xué)汽相沉積(LPCVD)、等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)等。

在圖17中，掩模層1701形成在導(dǎo)電層2031上。掩模層1701可以具有多層結(jié)構(gòu)，該多層結(jié)構(gòu)可以包括，例如，氧化物層、高級(jí)圖案化薄膜(APF)層以及氧化物層。氧化物層、APF層以及氧化物層中的每個(gè)均可以通過(guò)多種技術(shù)形成，例如，高密度離子化金屬等離子體(IMP)淀積、高密度電感耦合等離子體(ICP)沉積、濺射、物理汽相沉積(PVD)、化學(xué)汽相沉積(CVD)、低壓化學(xué)汽相沉積(LPCVD)、等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)等。在一些實(shí)施例中，掩模1701被配置為圖案化圖18中示出的MTJ層201a、201b和上部電極203a、203b。例如，根據(jù)所需的MTJ直徑來(lái)決定掩模層1701的開(kāi)口1701a、1701b的寬度。正如之前所討論的，自頂向下看，第一區(qū)域700a中的第一MTJ層201a具有大約10nm至大約60nm的底面直徑D1，而第二區(qū)域700b中的第二MTJ層201b具有小于D1的底面直徑D1'。在一些實(shí)施例中，從截面觀察，MTJ層201a、201b和上部電極203a、203b被形成為具有梯形形狀。

在圖19中，介電層2041共形的形成在MTJ層201a、201b和上部電極203a、203b的上方。在一些實(shí)施例中，介電層2041具有大約至大約的厚度。注意MTJ層201a、201b的側(cè)壁和上部電極203a、203b的側(cè)壁被介電層2041包圍，以防止氧化或其它污染。隨后，諸如氧化層的介電層2051共形的沉積在介電層2041的上方。在圖20中，對(duì)介電層2051執(zhí)行平坦化操作，使得介電層2051的頂面基本上平坦。平坦化操作是接下來(lái)的薄化操作的準(zhǔn)備步驟，其中，從基本上平坦的表面開(kāi)始對(duì)于上述薄化操作是至關(guān)重要的。如圖20中示出的，在平坦化操作之后，上部電極層203a、203b的頂面沒(méi)有從介電層2051暴露。

參考圖21和圖22，通孔119形成在導(dǎo)電插塞113的上方。在一些實(shí)施例中，多個(gè)開(kāi)口119'被圖案化為穿過(guò)介電層2051、2041、206b以及206a直至暴露導(dǎo)電插塞。隨后，導(dǎo)電材料填充至開(kāi)口119'內(nèi)，隨后通過(guò)薄化操作來(lái)去除導(dǎo)電材料的多余部分和介電層2051、2041的部分。注意，在圖22中，作為薄化操作的結(jié)果，上部電極層203a的頂面2031a被暴露。

參考圖23、圖24以及圖25，包括通孔119以及連接通孔119的金屬線117的第一金屬互連件M₁形成在與MRAM單元位于相同平面處的通孔119的上方。在圖23中，蝕刻停止層(ESL)208、IMD115'以及掩膜層209毯式沉積在圖22中的平坦化表面上方?？梢酝ㄟ^(guò)用于形成這些層的各種技術(shù)，例如，化學(xué)汽相沉積(CVD)、低壓CVD(LPCVD)、等離子體增強(qiáng)CVD(PECVD)、物理汽相沉積(PVD)、熱生長(zhǎng)等來(lái)形成IMD115'、ESL，以及掩膜層209。在與MRAM單元位于相同平面處的通孔119上方圖案化待要填有導(dǎo)電材料的溝槽。在圖24中，導(dǎo)電材料被填充至溝槽內(nèi)。在另一平坦化操作之后，介電層2061形成在被填充的溝槽上方并且使用例如鑲嵌操作來(lái)形成金屬線117。

在圖26中，諸如M₃、M₄…M_top的上部金屬層形成在第一金屬互連件M₁的上方并且構(gòu)成MRAM單元上方的互連結(jié)構(gòu)。

集成電路器件可以進(jìn)行進(jìn)一步的CMOS或MOS技術(shù)處理以形成本領(lǐng)域已知的各種部件。例如，還可以形成諸如硅化物區(qū)的一個(gè)或多個(gè)接觸部件(未示出)。接觸部件可以連接至源極和漏極。接觸部件包括硅化物材料，諸如硅化鎳(NiSi)、硅化鎳鉑(NiPtSi)、硅化鎳鉑鍺(NiPtGeSi)、硅化鎳鍺(NiGeSi)、硅化鐿(YbSi)、硅化鉑(PtSi)、硅化銥(IrSi)、硅化鉺(ErSi)、硅化鈷(CoSi)、其他合適的導(dǎo)電材料和/或它們的組合。在實(shí)例中，通過(guò)自對(duì)準(zhǔn)多晶硅化物(自對(duì)準(zhǔn)硅化物)工藝形成接觸部件。

后續(xù)處理還可包括在襯底上方形成各種接觸件/通孔/線和多層互連部件(例如，金屬層和層間介電質(zhì))，各種接觸件/通孔/線和多層互連部件被配置為連接集成電路器件的各個(gè)部件或結(jié)構(gòu)。額外的部件可以向包括形成的金屬柵極結(jié)構(gòu)的器件提供電互連。例如，多層互連件包括諸如傳統(tǒng)的通孔或接觸件的垂直互連件，以及諸如金屬線的水平互連件。各個(gè)互連部件可以采用各種導(dǎo)電材料，包括銅，鎢和/或硅化物。在一個(gè)實(shí)例中，鑲嵌和/或雙鑲嵌工藝用于形成含銅的多層互連結(jié)構(gòu)。

本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，包括襯底、具有位于襯底上方的柵極和至少部分地在襯底中的摻雜區(qū)域的晶體管區(qū)域、在晶體管區(qū)域上方的第一金屬互連件，以及在晶體管區(qū)域和第一金屬互連件之間的磁性隧道結(jié)(MTJ)。位于襯底上方的第一區(qū)域包括在晶體管區(qū)域和第一金屬互連件之間的磁性隧道結(jié)(MTJ)，位于襯底上方的第二區(qū)域沒(méi)有與第一區(qū)域重疊。

在一些實(shí)施例中，半導(dǎo)體結(jié)構(gòu)還包括：所述MTJ的上部電極和下部電極，所述上部電極在所述第一金屬互連件的下方。

在一些實(shí)施例中，所述下部電極電連接至所述摻雜區(qū)域。

在一些實(shí)施例中，所述摻雜區(qū)域是源極或漏極。

在一些實(shí)施例中，所述下部電極電連接至所述柵極。

在一些實(shí)施例中，自頂向下看，所述MTJ包括在所述MTJ的底部表面處的約10nm至約60nm的直徑。

在一些實(shí)施例中，從截面看，所述MTJ包括約至約的直徑。

在一些實(shí)施例中，所述第一金屬互連件、所述柵極、所述摻雜區(qū)域以及所述MTJ形成導(dǎo)電回路。

本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，包括襯底、具有位于襯底上方的柵極和至少部分地在襯底中的摻雜區(qū)域的晶體管區(qū)域，以及在晶體管區(qū)域上方的第一金屬互連件。

在一些實(shí)施例中，自頂向下看，所述第一MTJ和所述第二MTJ包括在所述第一MTJ的底部表面處和所述第二MTJ的底部表面處的不同的直徑。

在一些實(shí)施例中，自頂向下看，所述第一MTJ的第一下部電極的面積不同于所述第二MTJ的第二下部電極的面積。

在一些實(shí)施例中，自頂向下看，所述第一MTJ和所述第二MTJ在所述第一MTJ的底部處和所述第二MTJ的底部處具有相同的直徑，從截面看，所述第一MTJ和所述第二MTJ具有不同高度。

在一些實(shí)施例中，所述第一MTJ包括自由層和針扎層，所述針扎層比所述自由層更靠近所述摻雜區(qū)域。

在一些實(shí)施例中，所述第一金屬互連件包括通孔和導(dǎo)線，所述通孔電連接至所述MTJ的上部電極。

在一些實(shí)施例中，所述摻雜區(qū)域是突起的源極或突起的漏極。

本發(fā)明提供了一種用于制造半導(dǎo)體結(jié)構(gòu)的方法，包括在襯底上方形成晶體管區(qū)域，晶體管區(qū)域包括柵極和摻雜區(qū)域，在晶體管區(qū)域上方形成磁性隧道結(jié)(MTJ)，磁性隧道結(jié)電連接至晶體管區(qū)域，并且在MTJ上方形成第一金屬互連件，第一金屬互連件電連接至MTJ和晶體管區(qū)域。

在一些實(shí)施例中，形成所述晶體管區(qū)域包括形成具有所述柵極和所述摻雜區(qū)域的晶體管以及形成從所述摻雜區(qū)域延伸的導(dǎo)電插塞結(jié)構(gòu)。

在一些實(shí)施例中，該方法還包括：形成所述MTJ的下部電極和上部電極，所述下部電極通過(guò)所述導(dǎo)電插塞結(jié)構(gòu)電連接至所述摻雜區(qū)域。

在一些實(shí)施例中，在所述晶體管區(qū)域的上方形成所述MTJ包括圖案化所述MTJ，自頂向下看，所述MTJ在所述MTJ的底面處具有約10nm至約60nm的直徑。

在一些實(shí)施例中，該方法還包括：形成共形地覆蓋所述上部電極和所述MTJ的側(cè)壁的介電質(zhì)。

盡管已經(jīng)詳細(xì)地描述了本發(fā)明及其優(yōu)勢(shì)，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。例如，上述許多工藝可按照不同方法實(shí)施并且可被其他工藝或其組合替換。

此外，本申請(qǐng)的范圍不旨在限制于說(shuō)明書(shū)中所述的工藝、機(jī)器、制造、物質(zhì)組成、工具、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員根據(jù)本發(fā)明應(yīng)很容易理解，根據(jù)本發(fā)明可以利用現(xiàn)有的或今后開(kāi)發(fā)的用于執(zhí)行與本文所述相應(yīng)實(shí)施例基本上相同的功能或者獲得基本上相同的結(jié)果的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟。因此，所附權(quán)利要求預(yù)期在其范圍內(nèi)包括這樣的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟。